郝天琪，孟立凡*，孫玉環(huán)（.中北大學(xué)電子測(cè)試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室，太原03005；.中北大學(xué)儀器與電子學(xué)院，太原03005）

一種批量FPGA遠(yuǎn)程并行智能升級(jí)的方案

郝天琪1，孟立凡1*，孫玉環(huán)2
（1.中北大學(xué)電子測(cè)試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室，太原030051；2.中北大學(xué)儀器與電子學(xué)院，太原030051）

針對(duì)存儲(chǔ)陣列卡中批量FPGA手動(dòng)逐個(gè)升級(jí)緩慢的問題，在不修改原有硬件的條件下，提出并成功實(shí)現(xiàn)了一種批量FPGA遠(yuǎn)程并行智能升級(jí)的方案。依托存儲(chǔ)陣列卡中僅有的PCIE接口，各片F(xiàn)PGA以并發(fā)競(jìng)爭(zhēng)的方式向控制主機(jī)提出升級(jí)數(shù)據(jù)讀取請(qǐng)求并實(shí)時(shí)響應(yīng)，解決了配置Flash手動(dòng)串行編程效率低的難題。經(jīng)過存儲(chǔ)陣列卡板上遠(yuǎn)程調(diào)試證明，該方案可行，運(yùn)行穩(wěn)定可靠，且移植方便，是一種廉價(jià)又理想的遠(yuǎn)程并行智能升級(jí)方案。

FPGA；配置Flash；并發(fā)競(jìng)爭(zhēng)；遠(yuǎn)程智能升級(jí)

隨著大規(guī)模集成電路的高速發(fā)展，現(xiàn)場(chǎng)可編程門陣列FPGA（Field Programable Gate Array）在工業(yè)領(lǐng)域得到了廣泛應(yīng)用［1］。為了加快電子存儲(chǔ)設(shè)備的研發(fā)進(jìn)度，提高存儲(chǔ)陣列卡的吞吐量，眾多電子存儲(chǔ)陣列卡使用了大量的FPGA代替?zhèn)鹘y(tǒng)的ASIC。在整機(jī)調(diào)試過程中，由于FPGA數(shù)量眾多，固化配置邏輯極其耗時(shí)，給遠(yuǎn)程存儲(chǔ)陣列卡邏輯更新和設(shè)備維護(hù)造成了困難。國內(nèi)外對(duì)較多FPGA芯片的配置更新研究甚少，在解決此類難題時(shí)加入了微控制器、IP核或只能串行逐個(gè)更新，通用性差，不夠靈活且移植困難［2，3］。因此，在不修改硬件板卡的前提下，利用存儲(chǔ)陣列卡現(xiàn)有的PCIE接口和PCIE協(xié)議的強(qiáng)突發(fā)傳輸處理能力、高速傳輸特性對(duì)配置Flash［4］并行編程是一種理想方案。本文以SPI接口的NOR Flash為例，詳細(xì)闡述了遠(yuǎn)程并行智能升級(jí)的原理和FPGA邏輯結(jié)構(gòu)。

1　遠(yuǎn)程并行智能升級(jí)原理

遠(yuǎn)程并行智能升級(jí)系統(tǒng)包括兩部分，遠(yuǎn)程服務(wù)站（Romote Server）和存儲(chǔ)陣列（Storage Array）。遠(yuǎn)程服務(wù)站通過因特網(wǎng)將新的配置文件傳到存儲(chǔ)陣列卡中工控機(jī)IPC（Industrial Personal Computer）的內(nèi)存上，接著觸發(fā)FPGA升級(jí)信號(hào)，各片F(xiàn)PGA在收到升級(jí)觸發(fā)信號(hào)后向IPC確認(rèn)，接著FPGA對(duì)配置Flash進(jìn)行擦除，再以并發(fā)競(jìng)爭(zhēng)的方式向IPC請(qǐng)求配置數(shù)據(jù)并編程配置Flash芯片的指定區(qū)域，編程完成后回讀配置Flash的更新區(qū)域，對(duì)比確認(rèn)后再啟動(dòng)加載配置命令，在不掉電的情況下完成配置文件升級(jí)［5］，如圖1所示。由于PCIE傳輸速率高，NOR Flash的寫入速度低，每完成一頁的編程Flash都需要等待較長(zhǎng)時(shí)間，所以各片F(xiàn)PGA彼此之間的影響并不大，多片F(xiàn)PGA可以同時(shí)進(jìn)行升級(jí)，這樣可以將升級(jí)配置時(shí)間由N個(gè)時(shí)間單位縮短為稍大于一個(gè)時(shí)間單位，大大提高了存儲(chǔ)設(shè)備遠(yuǎn)程升級(jí)效率。

圖1　遠(yuǎn)程并行智能升級(jí)示意圖

2　遠(yuǎn)程并行智能升級(jí)FPGA邏輯結(jié)構(gòu)

遠(yuǎn)程并行智能升級(jí)FPGA邏輯包括W rite_Read子模塊和 BitLoad子模塊，其結(jié)構(gòu)如圖 2所示。W rite_Read子模塊的功能包括檢查FPGA的連接狀態(tài)、對(duì)指定區(qū)域的配置Flash進(jìn)行擦除、編程和讀取。BitLoad子模塊的功能是當(dāng)Flash編程完畢回讀確認(rèn)后從配置Flash加載FPGA的配置文件，這樣FPGA在編程完畢后無需斷電就可以啟動(dòng)新配置，有效保護(hù)了存儲(chǔ)陣列卡中DDR等其它器件上的數(shù)據(jù)［6～8］。Top interface為上層控制接口，同PCIE寄存器連接，PCIE模塊在此沒有列出，它主要用于陣列卡數(shù)據(jù)高速傳輸。Bottom interface為底層接口，同F(xiàn)lash芯片連接。

圖2　W rite_Read和BitLoad的結(jié)構(gòu)

2.1W rite_Read模塊

配置Flash讀寫子模塊包括兩條獨(dú)立且互斥的通道，讀通道和寫通道。兩條通道在上層是獨(dú)立無聯(lián)系的，下層通過MUX模塊的選擇與SpiSerdes模塊連接，通道的選擇由W rite_ReadENB控制，當(dāng)W rite_ReadENB置位‘0'時(shí)，連接讀通道，為‘1'時(shí)連接寫通道。下面，由下至上分別介紹各個(gè)子模塊的實(shí)現(xiàn)及其關(guān)系。

2.1.1STARTUPE2模塊

SPI協(xié)議是同步通信協(xié)議，數(shù)據(jù)的傳輸依賴于同步時(shí)鐘CCLK的邊沿，因此需要準(zhǔn)確控制CCLK的電平跳變。FPGA的SPI配置方式時(shí)鐘CCLK為專用管腳，需要硬件原語模塊STARTUPE2來管理CCLK。設(shè)計(jì)中SPI協(xié)議選用常見的模式3，即時(shí)鐘極性CPOL=1，時(shí)鐘相位CPHA=1。STARTUPE2的USERCLKO直接控制著 CCLK的輸出，通過SpiSerdes模塊的傳輸開始標(biāo)志位啟動(dòng)USERCLKO，傳輸完成標(biāo)志位延時(shí)拉高USERCLKO［9-10］。

2.1.2SpiSerdes模塊

為了數(shù)據(jù)傳輸管理方便，我們將一個(gè)字節(jié)作為此模塊的傳輸單位，用兩個(gè)有限狀態(tài)機(jī)ShiftCounter和ShiftDate組織字節(jié)內(nèi)數(shù)據(jù)接收和發(fā)送。SpiSerdes包含兩個(gè)移位寄存器組ShiftCounter和ShiftDate。Shift-Counter有9 bit，用于標(biāo)識(shí)ShiftDate的傳輸狀態(tài)，當(dāng)ShiftDate傳輸完成后，保留一個(gè)時(shí)鐘周期用于Shift-Date更新數(shù)據(jù)，其位數(shù)高于ShiftDate。ShiftCounter初始值為B“000000001”，ShiftDate每傳輸完一位，ShiftCounter循環(huán)右移一位，當(dāng)數(shù)字‘1'再次回到LSB位時(shí)，標(biāo)記一個(gè)字節(jié)傳輸完成，同時(shí)為下一個(gè)字節(jié)的傳輸做好了準(zhǔn)備，如圖3（a）所示。ShiftDate寄存器組的LSB和MSB分別連接至配置Flash的MISO和MOSI。當(dāng)數(shù)據(jù)傳輸時(shí)，首先將ShiftDate寄存器組用待發(fā)送的數(shù)據(jù)初始化，然后在時(shí)鐘的上升沿將MSB發(fā)往MOSI接口，同時(shí)將ShiftDate左移，在時(shí)鐘的下降沿再將MISO填充到ShiftDate的LSB位，這樣隨著時(shí)鐘的周期性循環(huán)，當(dāng)ShiftCounter的位‘1'再次回到LSB，就完成了一個(gè)字節(jié)的發(fā)送和接收，如圖3（b）所示。

圖3　狀態(tài)寄存器組循環(huán)右移示意圖

完成一個(gè)字節(jié)的數(shù)據(jù)發(fā)送和接收后，將TransferDone置為高電平，再根據(jù)TransferStart的情況選擇是否繼續(xù)傳輸數(shù)據(jù)。需要注意的是在發(fā)送有效數(shù)據(jù)之前，SpiSerdes模塊都要先發(fā)出一組空操作，以穩(wěn)定SPI的同步時(shí)鐘CCLK。

2.1.3MUX模塊

配置Flash的讀通道和寫通道的切換由MUX模塊來完成。當(dāng)W rite_ReadB為低電平時(shí)MUX選擇讀數(shù)據(jù)通道與SpiSerdes連接，當(dāng)W rite_ReadB為高電平時(shí)選擇寫數(shù)據(jù)通道與SpiSerdes連接，這樣獨(dú)立且互斥的讀寫通道可以有效降低因誤操作導(dǎo)致Flash內(nèi)容被篡改的可能性。讀寫通道的切換由時(shí)鐘同步處理，避免了毛刺的產(chǎn)生。

2.1.4SpiFlashReader模塊

配置Flash編程完畢后，檢驗(yàn)配置文件已經(jīng)全部正確寫入的可靠方法就是讀出本次更新的配置數(shù)據(jù)，再將讀取的數(shù)據(jù)與寫入的數(shù)據(jù)對(duì)比，確認(rèn)無誤后再從配置Flash加載更新后的配置文件。因此，SpiFlashReader模塊對(duì)編程的完整性檢驗(yàn)具有重要意義［11-12］。

SpiFlashReader以寄存器組DateBox移位的形式實(shí)現(xiàn)數(shù)據(jù)和命令傳輸?shù)?。DateBox有5個(gè)字節(jié)，當(dāng)發(fā)送數(shù)據(jù)前需要發(fā)送讀命令時(shí)，以［ReadCommand，32 bitsDate］的形式組織，比如Flash讀通道選定后需要發(fā)送讀數(shù)據(jù)命令和起始地址，就將讀命令放在高字節(jié)，起始地址放在低4個(gè)字節(jié)。DateBox初始化后被賦予待發(fā)送的值，同時(shí)它的狀態(tài)計(jì)數(shù)器Counter也被賦予待發(fā)送的字節(jié)數(shù)，當(dāng)發(fā)送使能觸發(fā)后，DateBox的高字節(jié)被送往SpiSerdes模塊的數(shù)據(jù)發(fā)送接口，每傳輸完1個(gè)字節(jié)，DateBox左移1個(gè)字節(jié)，同時(shí)將SpiSerdes模塊接收到的一個(gè)字節(jié)的數(shù)據(jù)填充到低字節(jié)，這樣循環(huán)直到Counter減為0，就完成了讀命令和起始地址的發(fā)送和接收。DateBox移位狀態(tài)圖4所示。

圖4　DateBox寄存器組的移位示意圖

起始地址發(fā)出后，就開始了數(shù)據(jù)接收的過程。DateBox每次接收完4個(gè)字節(jié)的數(shù)據(jù)，就向上層控制模塊發(fā)出Ready信號(hào)，表明該模塊接收端口數(shù)據(jù)有效，當(dāng)收到應(yīng)答信號(hào)ACK后繼續(xù)讀取下一組數(shù)據(jù)。在此過程中讀取的地址隨著Ready信號(hào)的跳變不斷累加，直至接收完指定的數(shù)據(jù)長(zhǎng)度才停止，最后將讀完成狀態(tài)信號(hào)置為高電平標(biāo)識(shí)讀過程已經(jīng)完成。

2.1.5SpiFlashProgrammer模塊

①編程模塊子狀態(tài)機(jī)設(shè)計(jì)

編程模塊是遠(yuǎn)程智能升級(jí)的關(guān)鍵，SpiFlashProgrammer模塊包含SendWords、PollStatus和Program-Pages 3個(gè)逐層嵌套的子狀態(tài)機(jī)。PollStatus發(fā)送命令時(shí)調(diào)用SendWords狀態(tài)機(jī)，ProgramPage在查詢狀態(tài)時(shí)調(diào)用PollStatus狀態(tài)機(jī)，在傳輸配置數(shù)據(jù)時(shí)調(diào)用SendWords狀態(tài)機(jī)，3個(gè)子狀態(tài)機(jī)結(jié)構(gòu)如圖5所示。

圖5　SendW ords、PollStatus和Program Pages狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移圖

SendWords狀態(tài)機(jī)是編程模塊最底層的狀態(tài)機(jī)，配置Flash的ID讀取、擦除、編程都需要使用該狀態(tài)機(jī)，它的傳輸單位是雙字（DoubleWords）。進(jìn)入該子狀態(tài)機(jī)后，首先在PreSendWord的狀態(tài)準(zhǔn)備好一組待發(fā)送數(shù)據(jù)，然后進(jìn)入Sendword狀態(tài)，向SpiSerdes模塊發(fā)送四個(gè)字節(jié)的編程命令或數(shù)據(jù)，每發(fā)送完成4個(gè)字節(jié)，Sendwords狀態(tài)機(jī)就回到Pre-SendWord狀態(tài)重新初始化發(fā)送器。當(dāng)一組數(shù)據(jù)傳輸完畢后，有限狀態(tài)機(jī)就轉(zhuǎn)移到下一個(gè)指定的狀態(tài)，若傳輸過程中長(zhǎng)時(shí)間沒有收到配置Flash的正確回應(yīng)，狀態(tài)機(jī)就會(huì)轉(zhuǎn)移至傳輸超時(shí)狀態(tài)，將錯(cuò)誤指示信號(hào)拉至高電平，提前結(jié)束編程。

NOR Flash以頁為最小編程塊，每次編程的數(shù)據(jù)量為一頁。由于Flash寫入速度較慢，每次寫入一頁的數(shù)據(jù)之后需要等待，查詢配置Flash是否完成本頁的燒寫，這就需要一個(gè)狀態(tài)機(jī)PollStatus負(fù)責(zé)檢查配置Flash的頁編程狀態(tài)。PollStatus狀態(tài)機(jī)的結(jié)構(gòu)與SendWords狀態(tài)機(jī)相似，進(jìn)入PrePollStatus之后不停地查詢頁寫入狀態(tài)，直至寫入完成或?qū)懭氤瑫r(shí)。

每片F(xiàn)lash包括許多頁，以頁為單位編程N(yùn)OR Flash需要準(zhǔn)確組織頁的大小和順序，ProgramPages狀態(tài)機(jī)能夠自動(dòng)累加編程地址，準(zhǔn)時(shí)更新待編程數(shù)據(jù)，精確的控制頁編程。當(dāng)一頁編程未完成時(shí)，ProgramPages持續(xù)調(diào)用Sendwords狀態(tài)機(jī)，直至本頁數(shù)據(jù)全部寫入配置Flash，當(dāng)本頁編程完成時(shí)，調(diào)用PollStatus子狀態(tài)機(jī)，以確認(rèn)數(shù)據(jù)已經(jīng)準(zhǔn)確寫入，之后再根據(jù)寫地址判斷是否需要編程下一頁，編程全部完成后進(jìn)入結(jié)束狀態(tài)。

②編程模塊更新配置Flash流程

配置Flash在編程前需要先檢查其連接狀態(tài)，通過讀取設(shè)備的ID可以確認(rèn)設(shè)備是否已經(jīng)正確連接，F(xiàn)lash ID讀取正確后就可以擦除其指定區(qū)域了，擦除完畢后才可以進(jìn)行數(shù)據(jù)燒寫。如果只需要檢查配置Flash是否能夠識(shí)別，只檢查其ID就可以了，如圖6所示。在檢查設(shè)備ID、擦除或編程過程中，一旦出現(xiàn)Flash回應(yīng)超時(shí)，狀態(tài)機(jī)就會(huì)切換到到對(duì)應(yīng)的錯(cuò)誤指示狀態(tài)，提前結(jié)束編程。編程過程中或編程順利通過后，相應(yīng)的狀態(tài)指示信號(hào)也會(huì)置位，比如 Ready_BusyB，Done，Started，InitializeOK，Check IdOK，EraseOK，ProgramOK等，這些指示信號(hào)在調(diào)試和升級(jí)的過程中指明了編程模塊的進(jìn)度，對(duì)定位錯(cuò)誤、加快調(diào)試進(jìn)度有很大幫助。

圖6　配置Flash編程流程

2.2BitLoad模塊

配置Flash編程完畢后，需要將FPGA的配置切換到更新后的版本，但是存儲(chǔ)陣列卡又要求必須保護(hù)板卡中的DDR等輔助設(shè)備中的數(shù)據(jù)，不得斷電，此時(shí)就需要BitLoad模塊向FPGA內(nèi)部配置寄存器發(fā)送命令，主動(dòng)加載新的配置文件，這樣就達(dá)到了FPGA在不掉電的情況下重新加載新配置文件的目標(biāo)。ICAP命令的發(fā)送順序及其含義如表1所示，更新后配置文件的起始地址根據(jù)具體環(huán)境有所不同。ICAP命令的字節(jié)內(nèi)位序是LSB在前，使用時(shí)需要轉(zhuǎn)換，比如X“30020001”轉(zhuǎn)換后變?yōu)閄“0C400080”。BitLoad的觸發(fā)需要延時(shí)確認(rèn)，避免了毛刺、尖峰信號(hào)的誤觸發(fā)。

表1　ICAP命令發(fā)送順序

3　邏輯功能仿真

為了便于理解各模塊之間的時(shí)序關(guān)系，下面以讀取設(shè)備的ID為例對(duì)FPGA遠(yuǎn)程智能升級(jí)邏輯進(jìn)行功能仿真。首先選擇寫通道，將Reset_EnableB置為低電平使能寫通道，同時(shí)將Check IdOnly信號(hào)拉高，Started變?yōu)楦唠娖?，F(xiàn)lash片選信號(hào)SpiCsB有效，進(jìn)入寫模式狀態(tài)，SpiFlashProgrammer模塊開始初始化配置Flash，initializeOK跳變?yōu)楦唠娖街螅_始發(fā)送讀ID命令X“9F”。SpiMosi和SpiMiso兩條信號(hào)線顯示了SPI串行總線發(fā)送和接收數(shù)據(jù)時(shí)數(shù)據(jù)高低電平的變化。從此時(shí)起TranserDone第一個(gè)脈沖說明讀ID命令已經(jīng)下發(fā)，第2、第3個(gè)脈沖和隨后的高電平表示FPGA已經(jīng)完成了3個(gè)字節(jié)的接收，X“01”、X“02”、X“19”，這就是讀出的Flash的ID。配置Flash ID讀取完成后，Check IdOK狀態(tài)信號(hào)被拉高，隨后Done信號(hào)也被拉高，Error維持低電平，說明讀ID已經(jīng)順利完成，如圖7所示。FPGA邏輯仿真正確后，將各模塊連接到FPGA的PCIE寄存器接口上上板驗(yàn)證，順利完成了批量FPGA的遠(yuǎn)程并行升級(jí)。

圖7　讀取設(shè)備ID功能仿真

4　結(jié)論

本文介紹了一種批量FPGA遠(yuǎn)程并行智能升級(jí)的方案并對(duì)編程模塊進(jìn)行了仿真，該方案邏輯功能由VHDL/Verilog編程實(shí)現(xiàn)，不需要額外添加微控制器或其它輔助升級(jí)設(shè)備，在存儲(chǔ)陣列卡只留有PCIE接口的條件下，用少量的LUT和原語模塊順利實(shí)現(xiàn)了FPGA的遠(yuǎn)程并行智能升級(jí)，大大縮短了存儲(chǔ)設(shè)備整機(jī)升級(jí)時(shí)間，提高了存儲(chǔ)設(shè)備整機(jī)調(diào)試和升級(jí)維護(hù)的效率。經(jīng)過完備的功能仿真和上板遠(yuǎn)程調(diào)試證明，遠(yuǎn)程智能升級(jí)方案可移植性強(qiáng)，可靠性高，維護(hù)簡(jiǎn)單，適用于Xilinx K7、V7、S7等系列主流芯片。

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郝天琪（1992-），男，漢族，山西河津人，中北大學(xué)碩士研究生，主要研究方向嵌入式系統(tǒng)及現(xiàn)代測(cè)試技術(shù)，384047315@ qq.com；

孟立凡（1956-），女，漢族，中北大學(xué)教授，主要研究方向?yàn)楝F(xiàn)代傳感理論與技術(shù)。1996年12月至1998年1月日本千葉大學(xué)高級(jí)訪問學(xué)者。主編有《傳感器原理及技術(shù)》高等學(xué)校教材，撰寫論文二十余篇，其中一級(jí)論文、核心期刊論文、EI收錄論文十余篇。發(fā)明專利一項(xiàng)。主持完成十余項(xiàng)省部級(jí)課題，menglifan@nuc.edu.cn。

A Scheme of FPGA Remote Parallel Intelligent Upgrade

HAO Tianqi1，MENG Lifan1*，SUN Yuhuan2
（1.National Key Laboratory forElectronic Measurement Technology，North Uniυersity of China，Taiyuan 030051，China；2.College of Instrumentand Electric Technology，North Unitυersity ofChina，Taiyuan 030051，China）

In order to solve the problem that storage array cards upgrade too slow inmanual one by another，a perfectmethod was proposed and successfully implemented on FPGA withoutmodifying the storage array cards.Relying on the storage array card's PCIE interface，each piece of FPGA proposes read request in concurrent competitive way，and respond to the controller in real time.Storage array card onboard debugging shows that the scheme proposed is feasible，reliable，and easy to transplant，and it isan inexpensive and ideal scheme.

FPGA；deploy Flash；concurrentcompetition；remote intelligentupgrade

TP336

A

1005-9490（2016）04-0820-05

2015-08-09修改日期：2015-09-09

EEACC:6120B；721010.3969/j.issn.1005-9490.2016.04.014