張林行，尚小虎，趙美聰，劉 陽

（吉林大學 儀器科學與電氣工程學院，吉林 長春 130021）

基于FPGA的直接數字合成信號源設計

張林行，尚小虎，趙美聰，劉 陽

（吉林大學 儀器科學與電氣工程學院，吉林 長春 130021）

以高級語言描述、系統(tǒng)級仿真和綜合技術為特征的第三代EDA工具為依托，以給被測電路提供一個性能較好的信號為目的，提出了基于現場可編程門陣列（FPGA）的直接數字合成（DDS）信號源。該信號源采用直接數字頻率合成技術，從"相位"的概念出發(fā)進行頻率合成。主控芯片采用CycloneII EP2C5T144C8N，實現整個電路的控制。波形的發(fā)生采用查表的方式，通過與單片機進行簡單的并行通信，完成外部輸入數據與芯片內部控制字的轉換，以D/A轉換器為核心構成波形重構電路。該信號源可以對產生的信號進行頻率調節(jié)、相位調節(jié)、幅度調節(jié)。應用了鎖相環(huán)技術，使輸出信號頻率穩(wěn)定。與傳統(tǒng)信號源相比，該設計具有靈活可控、信號多樣、可靠性高等優(yōu)點。

信號源；直接數字合成；現場可編程門陣列；人機交互；串/并行通信；鎖相環(huán)

Design of DDS signal generator based on FPGA

直接數字合成技術（Direct Digital Synthesis，DDS）基于取樣和計算，通過直接數字合成來生成波形信號，頻率和相位對于參考頻率可以調節(jié)[1]。直接數字合成信號源頻率分辨率高、切換速度快，便于集成[2]。

數字信號處理和集成電路向高速數據處理方向發(fā)展，對數據處理的要求越來越高，MCU（Micro Controller Unit）+DDS的頻率合成技術已經不能滿足目前的數據處理速度要求。而現場可編程門陣列（Field Programmable Gate Array，FPGA）具有速度快、集成度高、存儲容量大的特點，FPGA+DDS的設計能夠實現高速復雜數據處理的功能[3]。為了使電路的輸出時鐘與參考時鐘保持同步，采用了鎖相環(huán)（Phase Locked Loop，PLL）技術，利用反饋實現了頻率及相位的同步。基于DDS原理并使用Altera Cyclone系列的FPGA芯片設計信號源，靈活可控、信號多樣、可靠性高。

MATLAB是用于算法數據可視化的交互式環(huán)境，基于MATLAB可以使產生的波形信號多樣化。使用MATLAB產生實時的波形數據，通過串口通信發(fā)送給單片機，再進行單片機與FPGA之間的數據和控制信號的通信。結合單片機控制靈活和FPGA速度快、可靠性高的優(yōu)點，組成如圖1所示的現場可編程系統(tǒng)。這樣設計的DDS信號源節(jié)約了FPGA的存儲空間，加快了數據處理速度，提高了產生信號的穩(wěn)定性[4]。

1　DDS信號源的設計思想

使用MATLAB軟件產生波形數據，將數據通過串口通信傳送給單片機，再進行單片機與FPGA通信，將波形數據和控制信號傳送給PFGA。基于FPGA，用Quartus2軟件通過VHDL語言進行程序設計。設計PLL鎖相環(huán)來控制不同工作時鐘，保證內外工作頻率的同步性[5]；設計頻率產生及控制部分，通過尋址波形ROM來產生波形數據，并進行頻率調節(jié)和相位調節(jié)。再經過D/A轉換，輸出波形信號。通過控制DAC （Digital to Analog Converter）芯片的基準電壓控制輸出信號的幅度最后通過數模轉換。

圖1　總設計原理框圖Fig.1　Block diagram of the total design

2　DDS信號源的設計方案

用PC機和單片機作為波形數據選擇控制系統(tǒng)，并將波形數據和控制信號通過串/并行通信傳送給 FPGA[6]。選用CycloneII EP2C5T144C8N芯片作為波形發(fā)生系統(tǒng)，提供50M的系統(tǒng)時鐘送入FPGA芯片內置的鎖相環(huán)如圖2所示，用VHDL語言設計鎖相環(huán)輸出一個50M的時鐘作為頻率生成與調節(jié)的工作時鐘。將系統(tǒng)時鐘16分頻后的時鐘作為串口模塊的工作時鐘，通過頻率控制模塊產生調節(jié)信號FSKOUT、PSKOUT、ASKOUT，從而進行頻率調節(jié)、相位調節(jié)、幅度調節(jié)，并將這些調節(jié)信號反饋到PC端。最后通過D/A轉換，將數字信號轉換成DDS信號源的輸出信號[4]。

圖2　鎖相環(huán)（PLL）原理圖Fig.2　Block diagram of PLL

頻率控制模塊的設計：

在頻率步進控制方面，采用鍵盤輸入頻率值，并在頻率輸出后可以對頻率進行微調，微調量為輸出頻率的最小單位且要大于頻率分辨率。頻率的輸出范圍從毫赫茲到千赫茲，為了方便信號頻率的快速調節(jié)，分別設計為毫赫茲、赫茲和千赫茲的3個檔位調節(jié)頻率，每個檔位都有其對應的基準頻率，系統(tǒng)的最小基準頻率為100 Hz。根據公式（1）可得系統(tǒng)的最小輸出頻率可以達到1 mHz；由于輸出的最大頻率不超過系統(tǒng)時鐘的40%，以及數模轉換芯片轉換速度限制的原因，根據公式（2），設計系統(tǒng)最大輸出頻率為20 kHz。通過系統(tǒng)設計的算法把輸入的頻率值換算成相應的頻率控制字來實現頻率的調節(jié)。

用f表示輸出頻率，用k表示頻率控制字，fc表示各自檔位對應的基準頻率。由公式（1）可以算出，對于輸入的頻率值f，都可以算出其對應的頻率控制字k。

相位累加器設計：

設計一個由N位全加器和累加寄存器組成的相位累加器，并用系統(tǒng)時鐘來控制相位累加器的工作。如圖3所示，當頻率字為1，即系統(tǒng)時鐘產生上升沿時，全加器將上一個相位值與頻率字相加并送入累加寄存器。累加寄存器將數據輸入給波形存儲器，同時又將該次的相位值送回全加器[7]。

圖3　相位累加器設計Fig.3　Block diagram of the phase accumulator

頻率的微調量與最小輸入值必須大于頻率分辨率，累加器的字長要求為2×8的整數倍，為了滿足DDS信號源最小頻率的輸出，由公式（3）設計累加器字長為N=14。

波形ROM設計：

從噪聲功率的角度看，波形ROM的數據位數應該與字長相一致或比字長稍長。由于選擇的是8位的DAC芯片，因而設定ROM的字長和DAC的位數保持一致即8位，從而確定ROM的數據位數。波形存儲器是利用相位累加器輸出的高8位對其進行尋址的，并輸出該相位對應的二進制值[8]。用MATLAB編輯程序產生正弦數據：

>>clear tic；

t=2*pi/256；

t=[0:t:2*pi]；

y=128*sin（t）+128；

round（y）；

t=0.0245；

ans；

將產生的波形數據進行進制轉換，轉為8位二進制數據，該數值與00000000-11111111區(qū)間內的數據一一對應。通過PC機與單片機、單片機與FPGA的串/并行通信將波形數據和控制信號傳送給FPGA。

調節(jié)幅度設計：

用兩片DAC芯片級聯(lián)[9-11]，兩片DAC均直流5 V供電，其中第一片DAC基準電壓也使用5 V，將其輸出電壓作為第二片DAC的基準電壓，由此調節(jié)第一片DAC的輸入數據控制其輸出電壓。對于第二片DAC，其基準電壓是可調的，從而實現了調節(jié)輸出電壓幅度的功能。

3　測試結果

通過相關軟件工具的仿真和試驗后，將設計的信號源制作成品并進行測試。用型號為GDS-2202A的Gwin數字示波器測試，該信號源可以產生正弦波、三角波、方波、矩形波等波形，信號的頻率、初始相位、幅度、占空比可通過按鍵控制，輸出信號的頻率穩(wěn)定，達到了設計目的，測試結果如表1～3所示。

表1　產生信號的頻率測試Tab.1　Test of the generated signal frequency

表2　產生信號的幅度測試Tab.2　Test of the generated signal amplitude

表3　產生信號的占空比測試Tab.3　Test of the generated signal phase

根據測試結果，頻率實測值精確度較高，誤差不超過理論值的0.3%，幅度調節(jié)誤差在理論值的1.0%以內，并且鋸齒波和矩形波的占空比可調。

4　結　論

本設計基于FPGA和直接數字合成（DDS）技術設計的信號源，通過人機交互使得產生的波形信號多樣化，實現了對產生信號的實時頻率調節(jié)、相位調節(jié)、幅度調節(jié)和占空比調節(jié)。

目前，在地磁探測、地震勘探、油氣探測等多個領域，都需要野外實測獲取數據，因而存在數據的采集、保存、處理等問題，甚至需要在實驗室條件下對野外采集到的數據進行復原，本設計對于野外采集數據在實驗室條件下的模擬有著實際的作用，并可以控制非周期信號的周期性發(fā)出以及周期性信號的單次發(fā)出[3]。

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ZHANG Lin-hang，SHANG Xiao-hu，ZHAO Mei-cong，LIU Yang
（College of Instrument Science and Electrical Engineering，Jilin University，Changchun 130021，China）

Based on the third generation electronic design automation（EDA）tools that is characterized by a high-level language description，system level simulation and synthesis technology，to provide a better signal to the circuit under test，a direct digital synthesis（DDS）signal source based on field programmable gate array（FPGA）is proposed.Used with DDS technology，frequency synthesis starts from the concept of"phase".Adopt CycloneII EP2C5T144C8N as the master chip to control the whole circuit.Realize the happening of the waveform with the method of look-up table.External input data and chip internal control word converse through the parallel communication with single-chip microcomputer.Use D/A converter as the core of waveform reconstruction circuit.The frequency，phase and amplitude of the signal are adjustable.Phase locked loop

（PLL）is used to make the output signal frequency stability.Compared with the traditional signal source，the design is of flexible control，signal diversity and high reliability etc.

signal generator；DDS；FPGA；HCI；serial/parallel communication；PLL

TN791

A

1674－6236（2016）01-0172-03

2015-04-01稿件編號：201504002

2013年度創(chuàng)新訓練國家級項目（2013A65238）

張林行（1977—），男，山東壽光人，博士，副教授。研究方向：地震勘探方法與儀器研究。