李鳳華，劉丹丹，單長(zhǎng)虹

(南華大學(xué) 電氣工程學(xué)院，湖南 衡陽(yáng)　421001)

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一種可編程全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)

李鳳華，劉丹丹，單長(zhǎng)虹

(南華大學(xué) 電氣工程學(xué)院，湖南 衡陽(yáng)421001)

針對(duì)傳統(tǒng)的全數(shù)字鎖相環(huán)電路參數(shù)不可調(diào)、鎖相速度慢及鎖相范圍窄的缺點(diǎn)，提出了一種可編程全數(shù)字鎖相環(huán)。采用電子設(shè)計(jì)自動(dòng)化技術(shù)完成了該系統(tǒng)設(shè)計(jì)，并對(duì)所設(shè)計(jì)的電路進(jìn)行了計(jì)算機(jī)仿真與分析，最后，采用FPGA予以硬件電路的實(shí)現(xiàn)；系統(tǒng)仿真與硬件實(shí)驗(yàn)證明，該鎖相環(huán)中數(shù)字濾波器和數(shù)控振蕩器的參數(shù)可以自主設(shè)定，改變數(shù)字濾波器的參數(shù)可加快鎖相速度，改變數(shù)控振蕩器的參數(shù)可擴(kuò)大鎖相范圍；該鎖相環(huán)具有鎖相速度快、鎖相范圍寬、電路結(jié)構(gòu)簡(jiǎn)單、參數(shù)設(shè)計(jì)靈活和易于集成等優(yōu)點(diǎn)，可適用于許多不同用途的領(lǐng)域。

全數(shù)字鎖相環(huán)；電子設(shè)計(jì)自動(dòng)化；計(jì)算機(jī)仿真；可編程

0　引言

鎖相環(huán)路已在模擬和數(shù)字通信等各個(gè)方面得到了較為廣泛的應(yīng)用，比如其同步特性就保證了通信中系統(tǒng)的穩(wěn)定性[1]。隨著集成電路的發(fā)展，部分模擬鎖相環(huán)也漸漸被數(shù)字鎖相環(huán)取代[2]。與模擬鎖相環(huán)相比，數(shù)字鎖相環(huán)易于集成、可靠性高、設(shè)計(jì)方便、價(jià)格優(yōu)廉，并且有很強(qiáng)的通用性，克服了模擬鎖相環(huán)中對(duì)溫度敏感、直流零點(diǎn)漂移、抗干擾性能差和無(wú)法嵌入SOC構(gòu)成片內(nèi)鎖相環(huán)系統(tǒng)等缺點(diǎn)[3-4]。但現(xiàn)有的一些全數(shù)字鎖相環(huán)的鎖相范圍窄、用途單一、通用性不強(qiáng)。且設(shè)計(jì)方案復(fù)雜，修改電路參數(shù)不易。對(duì)于用于不同用途的鎖相環(huán)而言，需要重新進(jìn)行電路系統(tǒng)的設(shè)計(jì)，若要滿足鎖相系統(tǒng)的鎖相速度和鎖相范圍等方面的性能指標(biāo)要求，整個(gè)設(shè)計(jì)過(guò)程就比較復(fù)雜[5-6]。

本文提出了一種可編程的全數(shù)字鎖相環(huán)，

介紹了它的系統(tǒng)結(jié)構(gòu)、工作原理及各分模塊的設(shè)計(jì)方案。利用Quartus II軟件工具對(duì)電路系統(tǒng)進(jìn)行了仿真驗(yàn)證，并根據(jù)仿真結(jié)果對(duì)電路參數(shù)的變化對(duì)鎖相系統(tǒng)的影響進(jìn)行了分析。最后，給出了基于FPGA芯片實(shí)現(xiàn)的系統(tǒng)硬件測(cè)試結(jié)果[7]。

1　可編程全數(shù)字鎖相環(huán)的工作原理

可編程全數(shù)字鎖相環(huán)主要由雙D觸發(fā)器型數(shù)字鑒相器、可變模可逆計(jì)數(shù)器、加扣脈沖控制電路和可調(diào)N分頻器構(gòu)成[8-10]。其結(jié)構(gòu)框圖如圖1所示。

圖1　可編程全數(shù)字鎖相環(huán)的結(jié)構(gòu)框圖

雙D觸發(fā)器型數(shù)字鑒相器通過(guò)檢測(cè)輸入信號(hào)fin和輸出信號(hào)fout的上升沿，輸出檢測(cè)到的相位超前信號(hào)ah或滯后信號(hào)be及相位誤差信號(hào)。相位超前信號(hào)ah為高電平時(shí)，可逆計(jì)數(shù)器進(jìn)行加計(jì)數(shù)，當(dāng)加計(jì)數(shù)值達(dá)到可逆計(jì)數(shù)器預(yù)設(shè)的模值m后，環(huán)路濾波器輸出對(duì)應(yīng)的加脈沖控制信號(hào)inc；相位滯后信號(hào)be為高電平時(shí)，可逆計(jì)數(shù)器進(jìn)行減計(jì)數(shù)，當(dāng)減計(jì)數(shù)值達(dá)到預(yù)設(shè)模值m后，環(huán)路濾波器輸出減脈沖控制信號(hào)dec。加扣脈沖控制電路根據(jù)環(huán)路濾波器輸出的脈沖加、減控制信號(hào)，通過(guò)加上或減去一個(gè)系統(tǒng)時(shí)鐘周期去調(diào)整輸出信號(hào)的相位?？烧{(diào)N分頻器對(duì)加扣脈沖控制電路調(diào)整后的輸出信號(hào)IDout進(jìn)行分頻，并將其輸出信號(hào)fout送入數(shù)字鑒相器進(jìn)行下一周期的比較，最終實(shí)現(xiàn)環(huán)路的鎖定。

在該全數(shù)字鎖相環(huán)系統(tǒng)中，數(shù)字濾波器和分頻器的參數(shù)是可編程的。調(diào)節(jié)變模可逆計(jì)數(shù)器中的模值m，可使輸出加扣脈沖控制信號(hào)的頻率升高，進(jìn)而加快相位的調(diào)整，提高了鎖相速度。改變分頻系數(shù)N，使得環(huán)路中心頻率可調(diào)，可實(shí)現(xiàn)對(duì)不同頻率的輸入信號(hào)進(jìn)行鎖定。

2　各模塊的設(shè)計(jì)與仿真

2.1雙D觸發(fā)器型數(shù)字鑒相器

雙D觸發(fā)器型數(shù)字鑒相器采用VHDL語(yǔ)言進(jìn)行編程設(shè)計(jì)，通過(guò)檢測(cè)輸入與輸出信號(hào)的上升沿，判斷出誤差相位極性，并生成反映輸入與輸出信號(hào)之間相位超前或滯后的相差信號(hào)，其RTL級(jí)電路圖如圖2所示。圖3、圖4為鑒相器的功能仿真波形。

圖2　雙D觸發(fā)器數(shù)字鑒相器的RTL級(jí)電路圖

圖3　輸入與輸出信號(hào)頻率相同、相位不同時(shí)的波形圖

圖4　輸入與輸出信號(hào)頻率不相同時(shí)的波形圖

由圖4可知，雙D觸發(fā)器型數(shù)字鑒相器不僅具有鑒相功能，而且也有鑒頻功能。這是其它類型的數(shù)字鑒相器所沒有的優(yōu)點(diǎn)。

2.2可變模數(shù)字濾波器

數(shù)字濾波器是由一個(gè)可變?？赡嬗?jì)數(shù)器構(gòu)成，采用VHDL語(yǔ)言進(jìn)行編程設(shè)計(jì)。其計(jì)數(shù)方向的控制信號(hào)來(lái)自鑒相器的輸出信號(hào)。其RTL級(jí)電路圖如圖5所示。

圖5　變模數(shù)字濾波器的RTL級(jí)電路圖

數(shù)字濾波器的仿真波形如圖6所示。不同的模值m表示數(shù)字濾波器中計(jì)數(shù)器的不同的計(jì)數(shù)深度，m的取值影響著鎖相環(huán)路的鎖相速度。當(dāng)輸入信號(hào)與輸出信號(hào)的相位誤差較大時(shí)，如果m取較大值，可逆計(jì)數(shù)器的計(jì)數(shù)周期就較長(zhǎng)，其輸出加減脈沖信號(hào)的頻率就較低，鎖定速度就比較慢；相反，若m取值較小時(shí)，可逆計(jì)數(shù)器的計(jì)數(shù)周期就較短，輸出加減脈沖的頻率就會(huì)較高，鎖相速度就會(huì)加快。因此，可逆計(jì)數(shù)器模值的選擇對(duì)于改善鎖相系統(tǒng)的性能至關(guān)重要。由數(shù)字濾波器仿真波形圖可以看出，當(dāng)可逆計(jì)數(shù)器的模值分別為2、4、8、16、32時(shí)，輸出信號(hào)inc或dec的頻率逐漸減小。由此可見，本設(shè)計(jì)方案可實(shí)現(xiàn)數(shù)字濾波器的參數(shù)可調(diào)，改變?yōu)V波器輸出控制信號(hào)的頻率。

圖6　變模數(shù)字濾波器的波形仿真圖

2.3加扣脈沖控制電路

加扣脈沖控制電路也是采用VHDL語(yǔ)言進(jìn)行編程設(shè)計(jì)。數(shù)字濾波器輸出的進(jìn)位和借位脈沖信號(hào)作為加扣脈沖電路的控制信號(hào)，IDout為其輸出信號(hào)。當(dāng)進(jìn)位信號(hào)inc為高電平時(shí)，系統(tǒng)會(huì)在加扣脈沖電路輸出信號(hào)的下一個(gè)周期加上一個(gè)時(shí)鐘脈沖，使得輸出信號(hào)的相位提前；當(dāng)借位信號(hào)dec為高電平時(shí)，系統(tǒng)會(huì)在加扣脈沖電路輸出信號(hào)的下一個(gè)周期減去一個(gè)時(shí)鐘脈 沖，使得輸出信號(hào)的相位延后；當(dāng)inc與dec都為低電平時(shí)，該電路只對(duì)系統(tǒng)時(shí)鐘信號(hào)進(jìn)行二分頻。其仿真波形如7所示。

圖7　加扣脈沖數(shù)控振蕩器的波形仿真圖

2.4可調(diào)N分頻器

系統(tǒng)時(shí)鐘的二分頻信號(hào)經(jīng)由加扣脈沖控制器調(diào)節(jié)之后的輸出信號(hào)IDout，作為可調(diào)N分頻器的時(shí)鐘輸入信號(hào)。根據(jù)輸入信號(hào)的頻率變化，選擇合適的分頻值送入分頻器，就可改變環(huán)路的中心頻率，從而擴(kuò)展系統(tǒng)的鎖頻范圍。由于分頻器的分頻值N可調(diào)，設(shè)計(jì)者可以根據(jù)被鎖信號(hào)頻率的差異來(lái)選擇相應(yīng)的分頻值，實(shí)現(xiàn)對(duì)不同頻率信號(hào)的鎖定。

圖8　N分頻器的波形仿真圖

3　整體設(shè)計(jì)與仿真

系統(tǒng)的整體設(shè)計(jì)采用自頂而下的設(shè)計(jì)方法，首先，用VHDL語(yǔ)言對(duì)各模塊進(jìn)行編程設(shè)計(jì)，在完成各模塊的設(shè)計(jì)之后，再將各模塊連接起來(lái)進(jìn)行系統(tǒng)設(shè)計(jì)。該全數(shù)字鎖相系統(tǒng)的頂層電路結(jié)構(gòu)如圖9所示。其中PD模塊為數(shù)字鑒相器，bknjs 模塊為可變?？赡嬗?jì)數(shù)器，ID模塊為加扣脈沖電路ID，divN模塊為可調(diào)分頻器。

圖9　可編程全數(shù)字鎖相環(huán)的頂層電路圖

系統(tǒng)時(shí)鐘的頻率取20 MHz，輸入信號(hào)分別取2.5 MHz和100 kHz時(shí)，對(duì)該鎖相系統(tǒng)進(jìn)行整體仿真。其中clk為系統(tǒng)時(shí)鐘信號(hào)，reset為復(fù)位信號(hào)，en為使能信號(hào)，fin和fout為分別為系統(tǒng)的輸入輸出信號(hào)，m為環(huán)路濾波器中可逆計(jì)數(shù)器的模值，N為可調(diào)分頻器的分頻系數(shù)。

圖10　fin=2.5 MHz, m=23,N=4時(shí)的波形仿真圖

圖11　fin=2.5 MHz,m=2,N=4時(shí)的波形仿真圖

圖10和圖11中輸入信號(hào)頻率為2.5 MHz，分頻值N取4，數(shù)字濾波器的模值m分別取23和2。由圖10中可見，當(dāng)輸入信號(hào)相位發(fā)生跳變時(shí)，鎖相環(huán)需要十4個(gè)輸入信號(hào)的周期實(shí)現(xiàn)鎖定。由圖11中可見，當(dāng)輸入信號(hào)的相位發(fā)生跳變時(shí)，鎖相環(huán)只需3個(gè)周期就能鎖定。比較圖10和圖11的仿真結(jié)果可知，減小數(shù)字濾波器的模值可以加快鎖相速度，改善系統(tǒng)的性能。

圖12　fin=100 kHz,m=23,N=100時(shí)的波形圖

圖12中輸入信號(hào)頻率為100 kHz，數(shù)字濾波器模值m取23，分頻值取100。由該系統(tǒng)仿真結(jié)果可知，調(diào)節(jié)分頻器的分頻系數(shù)，能夠改變系統(tǒng)的中心頻率，從而可擴(kuò)展系統(tǒng)的鎖頻范圍。

4　硬件測(cè)試結(jié)果

采用EP1C6Q240C8芯片對(duì)系統(tǒng)進(jìn)行硬件電路的驗(yàn)證，其中系統(tǒng)的時(shí)鐘頻率為20 MHz。圖13為輸入信號(hào)頻率為2.5 MHz，數(shù)字濾波器模值為23，分頻值為4時(shí)的硬件測(cè)試結(jié)果。圖14為輸入信號(hào)頻率為100 kHz，數(shù)字濾波器模值為23，分頻值為100時(shí)的硬件測(cè)試結(jié)果。

圖13　fin=2.5 MHz時(shí)的硬件測(cè)試波形圖

圖14　fin=100 kHz時(shí)的硬件測(cè)試波形圖

以上硬件測(cè)試結(jié)果表明，當(dāng)被鎖輸入信號(hào)的頻率不同時(shí)，可選擇不同的分頻值N和合適的數(shù)字濾波器參數(shù)，該環(huán)路系統(tǒng)都能實(shí)現(xiàn)相位和頻率的跟蹤鎖定。該系統(tǒng)的硬件測(cè)試與系統(tǒng)仿真結(jié)果是一致的，都證實(shí)了該設(shè)計(jì)方案是正確與可行的。

5　結(jié)束語(yǔ)

采用EDA技術(shù)完成了可編程全數(shù)字鎖相環(huán)的系統(tǒng)設(shè)計(jì)。該鎖相系統(tǒng)中數(shù)字濾波器的參數(shù)可調(diào)，當(dāng)輸入信號(hào)頻率為2.5 MHz時(shí)，若選擇m=23，N=4，鎖相環(huán)需要14個(gè)輸入信號(hào)的周期實(shí)現(xiàn)鎖定；而若選擇m=2，N=4，鎖相環(huán)可在輸入信號(hào)的3個(gè)周期內(nèi)就能鎖定。同時(shí)，數(shù)控振蕩器中分頻器的系數(shù)可調(diào)，若分別選擇分頻系數(shù)N為100或4時(shí)，鎖相環(huán)的鎖相頻率分別為100 kHz和2.5 MHz。該鎖相環(huán)路具有鎖相速度快、鎖相范圍寬、電路結(jié)構(gòu)簡(jiǎn)單和易于集成等優(yōu)點(diǎn)。同時(shí)，系統(tǒng)參數(shù)設(shè)計(jì)靈活、方便，可以根據(jù)不同的鎖相范圍和用途，選擇相應(yīng)的設(shè)計(jì)參數(shù)，以實(shí)現(xiàn)鎖相環(huán)在不同的頻率范圍內(nèi)快速鎖定。

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Design and Implementation of a Programmable ADPLL

Li Fenghua，Liu Dandan，Shan Changhong

(College of Electrical Engineering, University of South China, Hengyang421001,China)

To avoid the shortcomings of traditional all digital phase-locked loop (ADPLL) on circuit parameters adjustment, low lock speed and narrow lock range, a programmable DPLL is proposed. The system design is completed by using electronic design automation(EDA) technology, while simulation and analysis of the DPLL circuit are carried through computer aided technology, and finally, the system is implemented on a FPGA hardware platform. System simulation and hardware test results verify that parameters of the digital filter and controlled oscillator of the system can be adjusted through programming, i.e. changing parameters of the digital filter leads to raising the lock speed, while changing that of the digital oscillator gives rise to broadening the lock range. The phase-locked loop is characteristic of its high lock-speed, wide lock range, simple circuit structure, flexible parameters design, and easy system integration, etc., and also it can be applied to many different areas.

all digital phase-locked loop(ADPLL); electronic design automation(EDA); computer aided simulation; programmable

2015-07-20；

2015-08-25。

湖南省教育廳重點(diǎn)項(xiàng)目資助(14A119)。

李鳳華(1990-)，女，河南商丘人，碩士研究生，主要從事電路集成與系統(tǒng)設(shè)計(jì)方向的研究。

單長(zhǎng)虹(1957-)，男，湖南衡陽(yáng)人，教授，碩士研究生導(dǎo)師，主要從事電路集成與系統(tǒng)設(shè)計(jì)方向的研究。

1671-4598(2016)01-0243-03

10.16526/j.cnki.11-4762/tp.2016.01.067

TB114.3

A