李勁，吳笑峰，席在芳，胡仕剛，李目

（湖南科技大學 信息與電氣工程學院，湖南 湘潭，411201）

對稱雙柵高斯摻雜應變Si金屬氧化物半導體場效應管的二維解析模型

李勁，吳笑峰，席在芳，胡仕剛，李目

（湖南科技大學 信息與電氣工程學院，湖南 湘潭，411201）

基于擴散、閾值調整和離子注入等工藝過程導致器件的溝道區(qū)的摻雜分布不均勻，提出對稱雙柵高斯摻雜應變硅 MOSFET器件，并對其相關特性進行研究。通過對溝道二維泊松方程求解建立該器件結構的表面勢和閾值電壓模型，分析弛豫SiGe層的Ge組分和摻雜偏差σn對表面勢和閾值電壓的影響。此外，還對比分析高斯摻雜對稱雙柵應變硅MOSFET器件和均勻摻雜對稱雙柵應變硅MOSFET器件的表面勢和閾值電壓。研究結果表明：閾值電壓隨應變Si膜中Ge組分的增加而降低；表面勢和閾值電壓隨偏差σn的增加而減?。桓咚箵诫s對稱雙柵應變硅MOSFET器件和均勻摻雜對稱雙柵應變硅MOSFET器件的表面勢和閾值電壓相差較大，表明非均勻摻雜對器件表面勢和閾值電壓等影響較大。

高斯摻雜；應變Si； 閾值電壓

幾十年以來，隨著MOSFET器件的尺寸不斷縮小到深亞微米甚至納米尺度，短溝道效應、漏致勢壘降低效應和低驅動電流現(xiàn)象對器件性能的影響性能愈來愈顯著。雙柵MOSFET器件是一種極具應用前景的器件。雙柵器件不僅可以很好地抑制短溝道效應、DIBL效應，降低亞閾值漏電流，具有理想的亞閾值斜率，而且不需要采用較高的溝道摻雜濃度就可以提高載流子遷移率，降低摻雜漲落及偏差對器件性能的影響，還可以提高溝道導電能力，提高器件電流驅動能力和柵控能力［1-3］。應變硅技術是利用襯底材料和外延材料的晶格失配產生的張應變或壓應變效應獲得具有特殊性能的應變材料，使應變 Si 中的電子和空穴的遷移率得到顯著提高，從而提高MOS器件的相關特性。同時，應變硅技術能與常規(guī)工藝有良好的兼容性， 已得到廣泛研究和應用［4-6］。MAHATO等［7-10］對雙柵應變硅SOI MOSFET器件進行了研究， 然而，這些研究都假設器件均勻摻雜，但實際上在摻雜工藝過程中擴散和閾值調整導致器件的溝道區(qū)的摻雜分布不均勻。需特別指出的是：離子注入技術提供的是最常見的摻雜的波動范圍 Rn和摻雜的偏差 σn的高斯分布［6， 11］。這種不均勻摻雜分布使器件的特性和均勻摻雜器件的特性有較大差別，本文作者對對稱雙柵高斯摻雜應變Si MOSFET進行研究。 采用的溝道電勢拋物線近似并通用邊界條件求解二維泊松方程，建立全耗盡條件下對稱雙柵高斯摻雜應變Si MOSFET的表面勢和閾值電壓二維模型。采用該模型分析弛豫SiGe層中Ge 組分、偏差σn的影響， 以便為器件設計提供參考。最后， 對高斯摻雜應變Si MOSFET器件與均勻摻雜 SOI MOSFET器件的表面勢和閾值電壓進行對比研究，將模型所得結果與數(shù)值仿真結果相比較。

1　表面勢模型

圖1所示為對稱雙柵高斯摻雜應變硅MOSFET的結構示意圖。假設溝道區(qū)水平方向均勻摻雜，垂直方向高斯摻雜，摻雜濃度為NA（x），其表達式為［6］

其中：NA為摻雜濃度峰值，摻雜波動范圍 Rn摻雜偏差σn。

忽略固定氧化層電荷對溝道電勢的影響，考慮短溝道，則弱反型時溝道電勢分布可以用二維泊松方程表示為［12-15］

其中：εSi為硅的介電常數(shù)；ts-Si為應變硅膜厚度；L為器件的溝道長度。

圖1　對稱雙柵高斯摻雜應變硅MOSFET的結構示意圖Fig. 1　Schematic structure of DG MOSFET with vertical Gaussian doping profile

1） 根據(jù)應變硅層與前柵介質層的電通量連續(xù)，得

其中：εox為柵介質的介電常數(shù)；tox為柵介質厚度。由于應變的作用器件的其相應的參數(shù)得到修正［17-18］：φSi為功函數(shù)；φM為金屬柵的功函數(shù)；VT為熱電勢；VFB，f為平帶電壓；Vgs為柵源電壓， ΔVFB，f為平帶電壓的修正值，（VFB，f）s-Si為應變硅的平帶電壓，x為Ge組分即應變量。

2） 根據(jù)應變硅層與背柵質層的電通量連續(xù)， 得

3）電勢在溝道表面處連續(xù)，即表面勢。

其中： φs（y）為溝道的表面勢。引入新的變量 τ，。方程（1） 和邊界條件（3）～（5） 修正為：

其中：c0（y），c1（y）和c2（y）僅是y的函數(shù)，其值由修正的邊界條件（7）～（9）決定。

為誤差函數(shù)。

通過邊界條件（7）和（8），可得 c0（y），c1（y）和 c2（y）的表達式。將其代入式（10） 后再代入式（6），令y=0，可得表面勢方程：

方程（12）是簡單的二階常微分方程，其解的形式如下：

其中：K1和K2為任意常數(shù)。

1） 源區(qū)的邊界條件為

考慮到應變相應的參數(shù)得到修正［13-14］：

2） 漏區(qū)的邊界條件為

其中：VDS為漏源電壓。通過源區(qū)和漏區(qū)邊界條件可以確定式（6）中的K1和K2分別為：

其中：

其中： Vbi，ep為應變硅的內建電勢 Vbi，s-Si及摻雜濃度NA有關的物理量； w1和w2為跟 Vbi，ep和 VDS及柵長L有關的物理量；u1和 u2為跟柵長L有關的物理量。

沿溝道的電場決定了電子的通過溝道的輸運速度，金屬柵下的電場為

2　閾值電壓模型

表面勢的最小值決定整個溝道的閾值電壓Vth。由式（13）得

得到溝道最小表面勢及其位置：

閾值電壓定義為φS，min等于溝道中費米勢的2倍，即 φs，min=2φF，Si時的柵源電壓?？紤]到應變，表面勢的最小值修正為［13-14］

將式（21）代入式（19）得到閾值電壓：

3　結果分析與討論

采用下列參數(shù)對所建表面勢模型和閾值電壓模型進行分析和驗證。柵極采用功函數(shù) φM=4.77 eV的金屬材料（如 TiN），柵氧厚度 tox=3 nm，應變硅膜厚度ts-Si=10 nm，摻雜濃度NA=1×1018cm-3， 摻雜波動為Rp=5 nm，摻雜偏差σn為2，3和5 nm，應變量x為0，0.2，0.4；柵長L=70 nm。

圖 2 所示為弛豫層的 Ge 組分 x不同時應變硅層表面沿溝道方向的表面勢分布情況。從圖2可以看出：在源端和漏端表面勢隨弛豫層中Ge 組分的增加而減小，Ge 組分越大，其表面勢越?。辉跍系乐虚g段，其表面電勢則隨 Ge 組分的增加而增加，Ge 組分越大，其表面勢越大，意味著其閾值電壓較低。從圖 2 可以明顯看出垂直溝道方向表面勢分布呈拋物線形狀，證實了拋物線分布假設的正確性。

圖2　不同Ge 組分下沿溝道方向的表面勢Fig. 2　Surface potential with horizontal distance along channel for different effective Ge mole fractions

圖3所示為不同摻雜偏差σn下沿溝道方向的表面勢分布。從圖3可看出：由于偏差σn導致表面勢的彎曲程度發(fā)生了變化，σn越小，彎曲越小，其表面勢隨著σn的增加而減??；垂直溝道方向的表面勢分布呈拋物線形狀，進一步證實了拋物線分布假設的正確性。

圖 4 所示為高斯摻雜和均勻摻雜 DG MOSFET結構器件表面勢對比。從圖4可以看出：高斯摻雜的DG MOSFET 結構器件的表面勢較均勻摻雜的 DG MOSFET 結構器件的表面勢要大，因此，必須建立高斯摻雜的DG MOSFET 結構器件的相關模型。

圖 5 所示為不同 Ge 組分x時高斯摻雜應變硅DG MOSFET器件閾值電壓變化情況。在特定溝道長度下，應變溝道的應變量越大，其閾值電壓越小。這是由于弛豫層中Ge 組分增加，應變Si 應變加強，禁帶寬度進一步減小，ΔEc增大，本征載流子濃度和溝道電子面密度均提高，從而導致閾值電壓減??；同時，隨著溝道的不斷縮小，器件的閾值電壓降落比較明顯；當溝道長度小于40 nm時，閾值電壓隨溝道長度減小程度明顯降低。

圖3　不同偏差σn下沿溝道方向的表面勢Fig. 3　Surface potential with horizontal distance along channel for different straggle σn

圖4　高斯摻雜和均勻摻雜DG MOSFET 結構器件表面勢對比Fig. 4　Comparison of surface potential of DG MOSFE with Gaussian doping and with uniform doping

圖 6所示為不同偏差 σn下高斯摻雜應變硅 DG MOSFET器件閾值電壓變化情況。從圖6可以看出：隨著偏差σn的增加，高斯摻雜應變硅DG MOSFET器件閾值電壓略增加，并隨著偏差σn的增加，在溝道長度較短的情況下閾值電壓的降落明顯減少。

圖5　不同Ge 組分下高斯摻雜應變硅DG MOSFET器件閾值電壓Fig. 5　Threshold voltage of DG MOSFE for different effective Ge mole fractions

圖6　不同偏差σn下高斯摻雜應變硅DG MOSFET器件閾值電壓Fig. 6　Threshold voltage with horizontal distance along channel for different straggle σn

圖7 所示為高斯摻雜和均勻摻雜DG MOSFET結構器件閾值電壓對比。從圖7 可以看出：高斯摻雜的DG MOSFET 結構器件的閾值電壓較均勻摻雜的DG MOSFET 結構器件的閾值電壓大，而且其在溝道較短時閾值電壓降落較均勻摻雜DG MOSFET器件閾值電壓降落明顯。

圖 8 所示為 Ge 組分 x=0.2 時，在不同偏差 σn下，DIBL隨溝道長度L的變化曲線。從圖8可以看出：高斯摻雜DG MOSFET器件的漏致勢壘降低效應DIBL隨著溝道長度的增加迅速趨近于0，并且隨著偏差σn的增加，高斯摻雜DG MOSFET器件的DIBL更快趨近于0。

圖7　高斯摻雜和均勻摻雜DG MOSFET結構器件閾值電壓對比Fig. 7 Comparison of threshold voltage of DG MOSFET with Gaussian doping and with uniform doping

圖8　不同偏差σn下DIBL 隨溝道長度變化曲線Fig. 8　Relationship between DIBL and channel length L for different straggle σn

4　結論

1） 建立了對稱雙柵高斯摻雜應變硅SOI MOSFET器件中高斯摻雜的溝道的二維泊松方程，通過求解二維泊松方程， 得到了表面勢和閾值電壓的解析模型。

2） 隨著偏差 σn的增加，表面勢不斷降低，其閾值電壓的降低幅度也不斷減小，DIBL效應也變得更小。在特定的溝道長度情況下，應變溝道的應變量越大，其閾值電壓越小。

3） 高斯摻雜對MOS器件的閾值電壓的影響比對均勻摻雜MOS器件閾值電壓的影響大。

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（編輯 陳燦華）

Two-dimensional analytical models for double-gate (DG) strained-Si metal-oxide-semiconductor field transistor with vertical gaussian doping profile

LI Jin， WU Xiaofeng， XI Zaifang， HU Shigang， LI Mu

（School of Information and Electrical Engineering， Hunan University of Science and Technology， Xiangtan 411201， China）

Considering that diffusion， threshold voltage adjustment and ion implantation process cause the device channel doping distribution to be uneven， a symmetrical double-gate strained-Si metal-oxide-semiconductor field transistor （MOSFET） with a vertical Gaussian doping profile was proposed， and the two-dimensional surface potential model and threshold voltage model for this MOSFET were studied to solve Poisson’s equation. The effects of Gaussian doping straggle parameter σnon surface potential and threshold voltage were investigated. The influence of Ge fraction in the relaxed layer on the surface potential and threshold voltage models was analyzed. Both models of DG MOSFET with Gaussian doping and uniform doping were compared， respectively. SCEs （short-channel effect） and （Drain-Induced-Barrier- lowering） DIBL were analyzed. The results show that the doping distribution has great influence on the device such as surface potential and threshold voltage.

Gaussian doping； strained Si； threshold voltage

TN302

A

1672-7207（2016）04-1203-06

10.11817/j.issn.1672-7207.2016.04.017

2015-05-10；

2015-07-22

國家自然科學基金資助項目（61474042，61404049，61376076）；湖南省科技計劃項目（2013FJ2011，2014FJ2017）；湖南省教育廳資助項目（14B060，13C321）（Projects （61474042， 61404049， 61376076） supported by the National Natural Science Foundation of China； Projects （2013FJ2011， 2014FJ2017） supported by the Science and Technology Plan of Hunan province； Projects （14B060， 13c321）supported by Education Department of Hunan Province）

李勁，博士，講師，從事半導體器件及其可靠性研究；E-mail：lijinpower@126.com