修文梁，亓婭魏

(西安電子科技大學(xué) 電路CAD研究所，陜西 西安 710071)

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基于偽PLL的DCDC轉(zhuǎn)換器自適應(yīng)斜坡補(bǔ)償電路

修文梁，亓婭魏

(西安電子科技大學(xué) 電路CAD研究所，陜西 西安 710071)

摘要針對(duì)時(shí)鐘外同步DCDC轉(zhuǎn)換器不同，應(yīng)用頻率所需電感值不同對(duì)斜坡補(bǔ)償斜率的影響，提出了一種基于偽PLL的自適應(yīng)斜坡補(bǔ)償電路。該電路能夠根據(jù)DCDC轉(zhuǎn)換器不同的外同步頻率自動(dòng)調(diào)節(jié)斜坡補(bǔ)償斜率的大小，在保證轉(zhuǎn)換器穩(wěn)定工作的同時(shí)，不會(huì)影響轉(zhuǎn)換器的帶載能力和環(huán)路的反應(yīng)速度。通過基于0.35 μm 的標(biāo)準(zhǔn)CMOS工藝，對(duì)不同的外同步頻率下偽PLL電路產(chǎn)生自適應(yīng)斜坡補(bǔ)償斜率的過程進(jìn)行了仿真驗(yàn)證，在250 kHz～1.5 MHz的頻率范圍內(nèi)，偽PLL均能產(chǎn)生自適應(yīng)的斜坡補(bǔ)償斜率，保證DCDC工作環(huán)路的穩(wěn)定性。

關(guān)鍵詞斜坡補(bǔ)償；偽PLL；時(shí)鐘同步；DCDC轉(zhuǎn)換器

隨著各類便攜式電子產(chǎn)品和大規(guī)模集成電路的發(fā)展，傳統(tǒng)單模塊開關(guān)電源已不能滿足大負(fù)載、高效率、小紋波、高頻率、更小體積的應(yīng)用要求，基于鎖相環(huán)時(shí)鐘外同步功能的多相交錯(cuò)并聯(lián)的單電源模塊的并聯(lián)應(yīng)用可滿足上述應(yīng)用要求。采用峰值電流模控制模式的DCDC開關(guān)電源可降低環(huán)路補(bǔ)償難度[1]，加快系統(tǒng)對(duì)輸入電壓和負(fù)載電流變化的瞬態(tài)響應(yīng)速度，但當(dāng)占空比>50%時(shí)，電感電流會(huì)發(fā)生次諧波振蕩[2]。既有文獻(xiàn)已提出了多種方法來(lái)解決次諧波振蕩的問題，例如分段斜坡補(bǔ)償、二次斜坡補(bǔ)償、自適應(yīng)斜坡補(bǔ)償?shù)萚3-4]。但這些方法只適用于輸入輸出電壓變化導(dǎo)致占空比變化對(duì)斜坡補(bǔ)償影響的問題。所以，本文提出了一種基于偽PLL的用于時(shí)鐘外同步DCDC轉(zhuǎn)換器的自適應(yīng)斜坡補(bǔ)償電路，在不同頻率應(yīng)用時(shí)，自動(dòng)調(diào)節(jié)斜坡補(bǔ)償量避免次諧波振蕩以獲得穩(wěn)定的工作環(huán)路。

1自適應(yīng)斜坡補(bǔ)償電路設(shè)計(jì)

1.1自適應(yīng)斜坡補(bǔ)償原理

雖峰值電流控制方式的閉環(huán)瞬態(tài)響應(yīng)較快，補(bǔ)償網(wǎng)絡(luò)較簡(jiǎn)單，但是當(dāng)占空比>50%時(shí)，CCM模式下，電感電流會(huì)發(fā)生亞諧波振蕩，使轉(zhuǎn)換器工作不穩(wěn)定[5-6]。如圖1(a)所示為CCM模式下占空比D>50%時(shí)，無(wú)斜坡補(bǔ)償?shù)碾姼须娏骷尤霐_動(dòng)ΔiL0時(shí)，經(jīng)過一個(gè)周期后擾動(dòng)量變大了。其中，實(shí)線為未加入擾動(dòng)的電感電流波形，虛線為加入擾動(dòng)ΔiL0的電感電流波形，m1和-m2分別為電感電流的上升斜率和下降斜率。

如圖1(b)所示，當(dāng)加入斜坡補(bǔ)償-mc，經(jīng)過一個(gè)周期后擾動(dòng)量變小了。n個(gè)周期后的擾動(dòng)量ΔiLn與ΔiL0的關(guān)系可表示為

(1)

為避免次諧波振蕩，mc必須滿足的關(guān)系式

(2)

圖1　CCM模式D>50%，電感電流在無(wú)補(bǔ)償和有補(bǔ)償?shù)膶?duì)比波形

對(duì)于升壓型DCDC來(lái)講，m1和-m2的表達(dá)式分別為

(3)

(4)

將式(3)和式(4)帶入式(2)中，得

(5)

可見，mc與電感L成反比關(guān)系，在不同時(shí)鐘應(yīng)用下，電感電流紋波ΔiL通常為電感電流最大值的20%～50%，電感電流紋波ΔiL的表達(dá)式為

(6)

將式(6)中的L值帶入式(5)中，得

(7)

所以，在相同的電感電流紋波ΔiL要求下，相同的輸入輸出電壓下，所需的斜坡補(bǔ)償斜率mc與時(shí)鐘頻率fs成正比。在不同的時(shí)鐘應(yīng)用中，若針對(duì)最小時(shí)鐘頻率進(jìn)行斜坡補(bǔ)償，mc值有可能不夠而造成電感電流的次諧波振蕩；若針對(duì)最大時(shí)鐘頻率進(jìn)行斜坡補(bǔ)償，mc值有可能較大，使環(huán)路接近于電壓環(huán)控制，降低系統(tǒng)的帶載能力[7-8]，降低系統(tǒng)環(huán)路反應(yīng)速度。因此，需要針對(duì)不同時(shí)鐘頻率fs進(jìn)行自適應(yīng)的斜坡補(bǔ)償[9]。

1.2自適應(yīng)斜坡補(bǔ)償電路設(shè)計(jì)

如圖2為本文提出的基于偽PLL的自適應(yīng)斜坡補(bǔ)償?shù)木唧w電路，與傳統(tǒng)PLL環(huán)路相似，偽PLL也存在4個(gè)基本單元[10]。

圖2　基于偽PLL的自適應(yīng)斜坡補(bǔ)償產(chǎn)生電路

由MP4～MP5，MN6～MP8,MP10構(gòu)成的兩級(jí)運(yùn)放作為第一級(jí)電路，類似于傳統(tǒng)PLL中鑒相器的功能，完成對(duì)VREF和VSAW的誤差放大；由MN9，MP11這4個(gè)傳輸門和單位增益運(yùn)放Buffer構(gòu)成電荷泵電路；C1、C2作為低通濾波器工作；MN13～MN14、MP15～MN18、MN19～MN22、C3、C4作為壓控振蕩器工作。此外，MN23～MN24、MP25～MP25、RS構(gòu)成簡(jiǎn)單的共柵級(jí)運(yùn)放，產(chǎn)生帶有自適應(yīng)斜坡補(bǔ)償斜率的電流Islope。

第一級(jí)鑒相器的誤差信號(hào)，通過電荷泵電路轉(zhuǎn)換成電流信號(hào)IMP11、IMN9對(duì)電容C1、C2進(jìn)行充放電，并產(chǎn)生控制電壓VCTRL(A、B點(diǎn)電壓)，作為壓控振蕩器的控制電壓，通過Buffer的作用使A點(diǎn)電壓VA和B點(diǎn)電壓VB相等。本文提出的偽PLL有兩個(gè)壓控振蕩器電路，MN13、MP15、MP17、MN19、MN21、C3構(gòu)成一個(gè)壓控振蕩器，作為反饋通路在C3上反饋電壓平均值VSAW，使得VSAW≈VREF；MN14、MP16、MP18、MN20、MN22、C4構(gòu)成一個(gè)壓控振蕩器，作為前向通路在C4上產(chǎn)生電壓VC；兩個(gè)壓控振蕩器共同作用，使得VC≈VREF，VC再經(jīng)過共柵級(jí)運(yùn)放產(chǎn)生帶有自適應(yīng)斜坡補(bǔ)償斜率的電流Islope。

其中，為增加壓控振蕩器的動(dòng)態(tài)調(diào)節(jié)范圍，MN19、MN20提供固定偏置電流。為減小時(shí)鐘饋通效應(yīng)，開關(guān)管采用互補(bǔ)開關(guān)電路。反饋通路電荷泵的開關(guān)信號(hào)通過對(duì)內(nèi)部時(shí)鐘CLK取上升沿得到，前向通路電荷泵的開關(guān)信號(hào)通過對(duì)內(nèi)部時(shí)鐘CLK取下降沿得到。

通過偽PLL的環(huán)路控制作用，穩(wěn)態(tài)下，可得到如下電壓關(guān)系

(1)

VC=VSAW=VREF

(2)

其中，μn是電子遷移率；Cox是柵極單位面積電容；W、L分別為溝道寬度和長(zhǎng)度；VTN是MN13(MN14)的閾值電壓。

IMP16=IMP14+IMP20，IMP20作為固定偏置電流為保證在寬頻率范圍內(nèi)，IMP16有一個(gè)合理的值，以便該環(huán)路能夠建立，并得到更寬的動(dòng)態(tài)調(diào)節(jié)范圍。同樣，IMP15=IMP13+IMP19。

MP15、MP16、MP17、MP18完全相同，動(dòng)態(tài)變化電流IMP17、IMP18可表示為

IMP18=IMP17=VSAWfSC3=VREFfSC3

(3)

電流IMP18流入由共柵級(jí)運(yùn)放，并對(duì)電容C4進(jìn)行充放電，則電壓VC的斜率可表示為

(4)

MN23和MN24完全匹配，共柵級(jí)運(yùn)放兩輸入端VS與VC大小相等，電阻RS把電壓VS轉(zhuǎn)換成斜坡補(bǔ)償電流Islope，則斜坡補(bǔ)償電流Islope的斜率

(5)

由式(6)可知，偽PLL得到的斜坡補(bǔ)償電流的斜率與外同步時(shí)鐘CLK的工作頻率fS成正比例關(guān)系。

2仿真結(jié)果與分析

本文提出的偽PLL電路的實(shí)現(xiàn)基于0.35μm的標(biāo)準(zhǔn)CMOS工藝，并基于Cadence平臺(tái)，應(yīng)用Spectre軟件，對(duì)不同外同步時(shí)鐘頻率CLK下偽PLL的工作進(jìn)行了仿真驗(yàn)證。如圖3所示為外同步頻率fS為500kHz時(shí)，反饋電壓VSAW、A點(diǎn)電壓VCTRL、外部時(shí)鐘頻率CLK的仿真波形圖。

圖3　CLK頻率為500 kHz的主要信號(hào)波形

由圖3可看出，低通濾波器控制電壓VCTRL、反饋信號(hào)VSAW是一個(gè)逐步建立的過程，三角波VSAW的頻率與CLK的頻率大小相等，穩(wěn)態(tài)下VCTRL將被穩(wěn)定到一個(gè)值。對(duì)于不同的CLK頻率，VCTRL的穩(wěn)態(tài)值也不同，三角波VSAW的頻率也不同且跟隨CLK的頻率。不同CLK頻率對(duì)應(yīng)的VCTRL穩(wěn)態(tài)值如圖4所示。

圖4　不同CLK頻率對(duì)應(yīng)的VCTRL穩(wěn)態(tài)值

由圖4可看出，不同CLK頻率對(duì)應(yīng)不同的VCTRL穩(wěn)態(tài)值，偽PLL的穩(wěn)態(tài)建立時(shí)間也有差異，CLK頻率越大穩(wěn)態(tài)建立時(shí)間越快。不同的VCTRL穩(wěn)態(tài)值將會(huì)產(chǎn)生不同的斜坡補(bǔ)償電流Islope，對(duì)不同頻率下斜坡補(bǔ)償電流斜率進(jìn)行自適應(yīng)調(diào)整。

3結(jié)束語(yǔ)

針對(duì)DCDC轉(zhuǎn)換器在時(shí)鐘外同步應(yīng)用中，不同外圍電感值對(duì)電感電流斜坡補(bǔ)償斜率的影響問題，提出了一種基于偽PLL的自適應(yīng)斜坡補(bǔ)償電路，并進(jìn)行了仿真驗(yàn)證。與固定斜坡補(bǔ)償和既有的自適應(yīng)補(bǔ)償電路相比，本文提出的偽PLL自適應(yīng)斜坡補(bǔ)償電路能夠產(chǎn)生一個(gè)與外同步時(shí)鐘頻率成正比的電感電流斜坡補(bǔ)償斜率，保證了不同時(shí)鐘頻率應(yīng)用時(shí)，避免次諧波振蕩的發(fā)生，又不至于產(chǎn)生過補(bǔ)償而降低環(huán)路反應(yīng)速度和帶載能力。

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Adaptive Slope Compensation Based Pseudo-PLL for DCDC Converters

XIUWenliang,QIYawei

(InstituteofElectronicCAD,XidianUniversity,Xi’an710071,China)

AbstractAn adaptive slope compensation circuit in frequency synchronous DCDC converters is presented. Based on a pseudo phase-locked loop (PLL) structure, the slope compensation is dynamically adjusted according to the synchronized switching frequency to guarantee the stability of DCDC converters, as well as the response speed of load transient. Based on 0.35 μm CMOS process and Cadence software platform, simulations in the Spectre simulator verify the function of pseudo-PLL to generate adaptive slope compensation under different synchronous frequencies. Simulation results show that the proposed pseudo-PLL circuit can generate adaptive slope compensation with the frequency range 250 kHz～1.5 MHz, and guarantee the stability of DCDC converters.

Keywordsslope compensation; pseudo phase-locked loop; frequency synchronous; DCDC converters

收稿日期:2016- 11- 14

作者簡(jiǎn)介:修文梁(1989-)，男，碩士研究生。研究方向：模擬CMOS集成電路設(shè)計(jì)。

doi:10.16180/j.cnki.issn1007-7820.2016.07.034

中圖分類號(hào)TN386.1

文獻(xiàn)標(biāo)識(shí)碼A

文章編號(hào)1007-7820(2016)07-117-04