嚴(yán)紀(jì)珊

(上海兒童醫(yī)學(xué)中心，上海 200127)

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基于FPGA的海雜波模擬器設(shè)計(jì)與實(shí)現(xiàn)

嚴(yán)紀(jì)珊

(上海兒童醫(yī)學(xué)中心，上海 200127)

摘要：給出了海雜波模擬器的設(shè)計(jì)和實(shí)現(xiàn)方案。該模擬器采用軟硬件相結(jié)合的方式，能夠?qū)崟r(shí)地完成實(shí)際應(yīng)用場(chǎng)景的雜波模擬。采用FPGA進(jìn)行設(shè)計(jì)與調(diào)試，經(jīng)過(guò)測(cè)試，所模擬產(chǎn)生的雜波與實(shí)測(cè)雜波波形特征相似，所模擬出的波形與實(shí)際測(cè)量的真實(shí)波形功率譜特性結(jié)果一致。為雷達(dá)海雜波的模擬和工程實(shí)現(xiàn)提供了可行的方法。

關(guān)鍵詞：海雜波；現(xiàn)場(chǎng)可編程門(mén)陣列；零記憶非線性；模擬器

現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array，F(xiàn)PGA)是在原有的PAL、GAL和CPLD等可編程器件基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物[1]。作為專(zhuān)用集成電路(ASIC)領(lǐng)域中的一種半定制電路，它的出現(xiàn)既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。以Verilog或VHDL的硬件描述語(yǔ)言為基礎(chǔ)的電路設(shè)計(jì)，可以在合理的綜合布局后，在FPGA上進(jìn)行測(cè)試，這是現(xiàn)階段主流的開(kāi)發(fā)測(cè)試方法，并使得采用數(shù)字設(shè)備來(lái)模擬自然信號(hào)成為可能。雷達(dá)技術(shù)的發(fā)展對(duì)于裝備制造行業(yè)至關(guān)重要，傳統(tǒng)的實(shí)地測(cè)量調(diào)試?yán)走_(dá)技術(shù)設(shè)計(jì)研發(fā)方式周期長(zhǎng)、成本高和效果差，而通過(guò)采用電子設(shè)備對(duì)信號(hào)進(jìn)行模擬的方法，不僅可以縮短雷達(dá)設(shè)計(jì)和研發(fā)的周期，而且可以大幅度降低研發(fā)成本。

隨著數(shù)字模擬技術(shù)的飛速發(fā)展，許多雷達(dá)信號(hào)都能夠采用數(shù)字信號(hào)進(jìn)行模擬，數(shù)字模擬的方法已經(jīng)成為了雷達(dá)系統(tǒng)設(shè)計(jì)研發(fā)中不可缺少的組成部分[2-3]。在雷達(dá)的研發(fā)過(guò)程中，可以模擬的波形信號(hào)主要包括輻射源信號(hào)、干擾信號(hào)、雜波信號(hào)和回波信號(hào)。其中雜波信號(hào)的模擬在整個(gè)雷達(dá)研發(fā)過(guò)程中意義重大，雜波信號(hào)的模擬質(zhì)量直接影響到雷達(dá)系統(tǒng)的研發(fā)。雜波信號(hào)模擬模型的精確度、兼容性和靈活度是衡量整個(gè)雷達(dá)信號(hào)模擬系統(tǒng)好壞的重要參數(shù)。本文在此基礎(chǔ)上，對(duì)海洋雜波實(shí)際情況進(jìn)行系統(tǒng)性模擬，研究如何基于FPGA平臺(tái)實(shí)時(shí)、高保真度地產(chǎn)生海雜波數(shù)據(jù)。

1系統(tǒng)總體設(shè)計(jì)

本文圍繞海雜波回波信號(hào)的生成及在整個(gè)模擬系統(tǒng)中的實(shí)現(xiàn)而展開(kāi)，以軟硬件結(jié)合為設(shè)計(jì)思路，通過(guò)計(jì)算機(jī)配置加FPGA主運(yùn)算的結(jié)構(gòu)，充分發(fā)揮了軟件的靈活性和硬件的實(shí)時(shí)性。獨(dú)立地封裝各功能子模塊，使子模塊之間通過(guò)接口協(xié)議協(xié)調(diào)工作，具有良好的通用性、兼容性及可擴(kuò)充性。模擬器結(jié)構(gòu)設(shè)計(jì)如圖1所示。

圖1　模擬器總體設(shè)計(jì)圖

模擬器包括2個(gè)部分：上位機(jī)(或工作站)和專(zhuān)用硬件處理模塊。上位機(jī)輔助硬件處理模塊主要完成參數(shù)配置、數(shù)據(jù)預(yù)處理以及對(duì)硬件處理模塊的控制；硬件處理模塊是該模擬器的核心，在所涉及的硬件平臺(tái)上完成對(duì)各種信號(hào)的模擬，以及數(shù)據(jù)的存儲(chǔ)、傳輸?shù)取?/p>

該模擬器仿真產(chǎn)生海雜波回波信號(hào)的流程如圖2所示。

圖2　海雜波回波信號(hào)產(chǎn)生流程

2系統(tǒng)硬件設(shè)計(jì)

2.1實(shí)現(xiàn)原理圖

本文研究所使用的硬件設(shè)備為Xilinx公司XC5VLX50T型號(hào)的FPGA[4]，具體的海雜波模擬器結(jié)構(gòu)框圖如圖3所示。

圖3　雜波回波信號(hào)產(chǎn)生的硬件原理圖

海雜波回波信號(hào)在FPGA上產(chǎn)生的流程如下：1)上位機(jī)預(yù)先產(chǎn)生幅度歸一化的發(fā)射信號(hào)，該發(fā)射信號(hào)儲(chǔ)存在硬件上并周期性循環(huán)調(diào)用；2)在設(shè)定的1個(gè)脈沖波形周期內(nèi)，通過(guò)對(duì)海底雜波實(shí)際測(cè)量，根據(jù)測(cè)量天線波束范圍內(nèi)的雜波分布情況，確定實(shí)際雜波與雷達(dá)波的幾何關(guān)系；3)通過(guò)對(duì)函數(shù)進(jìn)行調(diào)試，將原始波形模擬成天線接收到海雜波后的波形；4)FPGA根據(jù)這些調(diào)試函數(shù)估算不同實(shí)際實(shí)物模型的物理參數(shù)，如礁石珊瑚等形狀和尺寸數(shù)據(jù)；5)對(duì)這些代表著不同實(shí)物的參數(shù)進(jìn)行篩選切分，按照順序進(jìn)行編號(hào)；6)上位機(jī)按照隨機(jī)數(shù)列作為一個(gè)周期內(nèi)分布模型的調(diào)制函數(shù)，在模擬海雜波時(shí)對(duì)原始波形進(jìn)行調(diào)制；7)在下一個(gè)周期時(shí)，上位機(jī)同樣產(chǎn)生幅度歸一化的發(fā)射信號(hào)，經(jīng)過(guò)FPGA上對(duì)應(yīng)函數(shù)的調(diào)制之后形成的波形，就是被合成的模擬海雜波回波信號(hào)。

2.2硬件指標(biāo)

實(shí)現(xiàn)海雜波模擬器的XC5VLX50T設(shè)備采用的是65 nm工藝，6輸入的查找表(LUT)，跳線分布經(jīng)過(guò)簡(jiǎn)化改進(jìn)，RAM為64位分布式結(jié)構(gòu)，內(nèi)部時(shí)鐘550 MHz；處理器采用3.6GFLOPS處理能力的ADSP-TS201S處理器，卡片儲(chǔ)存容量為24 MB，集成14通道DMA控制器。每片處理器可以提供256 MB內(nèi)存；根節(jié)點(diǎn)處理器提供16 MB閃存；同時(shí)在FPGA硬件上搭載36 bit×2 MB的儲(chǔ)存器，完成整個(gè)硬件結(jié)構(gòu)數(shù)據(jù)信息的存儲(chǔ)和讀取工作。這樣的硬件配置能夠極大限度地提升模擬海雜波的復(fù)雜性和真實(shí)性，從而大幅度提高模擬的效果。

3海雜波信號(hào)在FPGA中的實(shí)現(xiàn)

對(duì)雜波進(jìn)行模擬，首先要選取雜波調(diào)用模型。采用隨機(jī)方法所獲得的數(shù)據(jù)模型不遵循高斯分布情況。常見(jiàn)的非高斯概率幅度密度分布大體可以分成4種常見(jiàn)模型，針對(duì)不同模型適用于不同的場(chǎng)景模擬情況，雖然不能對(duì)所有海雜波的全部狀態(tài)進(jìn)行模擬，但可以對(duì)某種海雜波的某種狀態(tài)進(jìn)行較好模擬。

3.1零記憶非線性法產(chǎn)生雜波原理

模擬時(shí)采用零記憶非線性(ZMNL)法進(jìn)行中雜波信號(hào)產(chǎn)生設(shè)計(jì)[5]，這種模擬算法的基本思想是先用系統(tǒng)生成高斯隨機(jī)序列，然后通過(guò)特定的方式進(jìn)行變換，最終得到一個(gè)非高斯隨機(jī)序列。這種變化的優(yōu)點(diǎn)是概念清晰，模擬者只要在輸出和輸入的波形中找到波形所對(duì)應(yīng)的函數(shù)的變化過(guò)程，便可以進(jìn)行相應(yīng)的模擬。由于這種變化產(chǎn)生方法所涉及到的相關(guān)技術(shù)都比較常見(jiàn)，而模擬高斯隨機(jī)序列調(diào)用函數(shù)調(diào)制波形的速度快，準(zhǔn)確度高；因此，這種模擬算法在雷達(dá)雜波仿真模型中運(yùn)用范圍較大。整個(gè)波形的調(diào)試邏輯原理圖如圖4所示。

圖4ZMNL的原理圖

3.2CORDIC算法[6-7]的FPGA實(shí)現(xiàn)

采用ZMNL法來(lái)產(chǎn)生雜波序列，其中非線性變換主要是通過(guò)坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算方法(CORDIC算法)來(lái)完成。此算法的基本思路為：當(dāng)需要對(duì)平面矢量進(jìn)行旋轉(zhuǎn)時(shí)，采用坐標(biāo)的方式將角度進(jìn)行分解，并采用預(yù)設(shè)的基本角度進(jìn)行組合逼近模擬，通過(guò)依照以基本角大小為變化基準(zhǔn)單位的數(shù)次旋轉(zhuǎn)，對(duì)數(shù)量并沒(méi)有限制，但是必須是以基本角為旋轉(zhuǎn)標(biāo)準(zhǔn)。該算法的優(yōu)勢(shì)在于每次原始數(shù)據(jù)的變化都是以基本角度為參考的變換，也就是說(shuō)，每次對(duì)于原始數(shù)據(jù)的加工僅僅是簡(jiǎn)單的位移和加法運(yùn)算，而整個(gè)模型的加工方式僅僅是通過(guò)加減法運(yùn)算的方式來(lái)實(shí)現(xiàn)一個(gè)復(fù)雜的變化，這樣的函數(shù)算法設(shè)計(jì)能夠很大程度地提升整個(gè)硬件系統(tǒng)的運(yùn)行優(yōu)勢(shì)，從性能上大幅提升模型的運(yùn)行效果。

Altera公司設(shè)計(jì)了一款嵌入在自身軟件開(kāi)發(fā)環(huán)境QUARTUS II上的邏輯驗(yàn)證工具(簡(jiǎn)稱(chēng)SignalTap II)。SignalTap II在調(diào)試時(shí)，占用的邏輯資源極少，相當(dāng)于將一個(gè)類(lèi)似于示波器的分析儀嵌入在FPGA內(nèi)部，然后通過(guò)檢查那些設(shè)計(jì)者感興趣的信號(hào)來(lái)了解系統(tǒng)的具體工作情況。在成功調(diào)試系統(tǒng)后，就可直接去掉嵌入式邏輯分析儀，并且對(duì)系統(tǒng)的工作不會(huì)產(chǎn)生任何影響。本文采用EP2S60F1020C4進(jìn)行仿真，其中數(shù)據(jù)位數(shù)為16 bit，小數(shù)位為12 bit。模擬仿真效果圖如圖5所示。當(dāng)原始波形經(jīng)過(guò)12個(gè)時(shí)鐘周期調(diào)制后，將調(diào)至后的結(jié)果進(jìn)行輸出，輸入系統(tǒng)的原始波形為theta=16’h0166(50)，經(jīng)過(guò)調(diào)制后的波形輸出正弦值為sin_out=16’h0166(0.087 4)，余弦值為cos_out=16’h0FF0(0.996 1)。

圖5　CORDIC算法仿真結(jié)果圖

3.3高斯隨機(jī)序列的FPGA實(shí)現(xiàn)

采用BOX-MULLER[8]變換法來(lái)實(shí)現(xiàn)高斯隨機(jī)序列，BOX-MULLER變換法是一種比較常用的用于產(chǎn)生高精度高斯隨機(jī)序列的變化方法，具體原理如下：

式中，u1、u2分別是大小在[0,1]的區(qū)間中均勻分布的隨機(jī)序列；v1、v2分別是經(jīng)過(guò)簡(jiǎn)單變形產(chǎn)生的正弦和余弦兩路高斯隨機(jī)序列，其模型邏輯產(chǎn)生原理圖如圖6所示。

圖6　BOX-MULLER法高斯隨機(jī)序列邏輯原理圖

采用Modelsim6.2對(duì)高斯隨機(jī)序列進(jìn)行模擬仿真，具體效果如圖7所示。

圖7　高斯隨機(jī)序列的仿真結(jié)果

4模擬結(jié)果及分析

4.1仿真參數(shù)設(shè)置

結(jié)合本文研究情況，對(duì)本系統(tǒng)所要仿真的參數(shù)進(jìn)行設(shè)置，具體數(shù)值見(jiàn)表1。

表1　仿真實(shí)驗(yàn)條件參數(shù)設(shè)置

4.2實(shí)驗(yàn)結(jié)果

在本文設(shè)計(jì)中，雷達(dá)信號(hào)模擬器所選用的雜波模擬單元適用入射余角為30°～50°[9]，模擬15級(jí)海情，模擬發(fā)射信號(hào)為單脈沖雷達(dá)信號(hào)[10]。海雜波回波信號(hào)頻譜圖如圖8所示，雷達(dá)信號(hào)模擬輸出的雜波回波信號(hào)如圖9所示，產(chǎn)生的海雜波回波信號(hào)與MATLAB軟件仿真結(jié)果一致，說(shuō)明產(chǎn)生的海雜波回波信號(hào)是正確的。

圖8　海雜波回波信號(hào)頻譜圖

圖9　模擬海雜波回波信號(hào)頻譜圖

5結(jié)語(yǔ)

本文提出了基于FPGA海雜波模擬器的設(shè)計(jì)方案，實(shí)現(xiàn)了在具體場(chǎng)景下雜波回波信號(hào)的模擬。測(cè)試結(jié)果表明，該信號(hào)模擬器達(dá)到了設(shè)計(jì)要求，可以滿足當(dāng)前環(huán)境下的目標(biāo)信號(hào)模擬，同時(shí)為同類(lèi)雷達(dá)信號(hào)模擬器中的雜波產(chǎn)生方法研究提供參考。

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責(zé)任編輯鄭練

Design and Realization of Sea Clutter Simulator based on FPGA

YAN Jishan

(Shanghai Children’s Medical Center, Shanghai 200127, China)

Abstract：Present a sea clutter simulator design and implementation. The simulator uses software and hardware, and can generate sea clutter in real time when given the practical application of the radar signal simulator scenarios. The generated clutter can satisfy the power spectrum characteristic requirement. The measured results and simulation match perfectly. Thus a viable method for simulation and engineering realization of the sea clutter generation is provided.

Key words:sea clutter, FPGA, ZMNL, simulator

中圖分類(lèi)號(hào)：TN 959.7

文獻(xiàn)標(biāo)志碼:A

收稿日期：2015-11-17

作者簡(jiǎn)介：嚴(yán)紀(jì)珊(1983-)，男，中級(jí)IT工程師，大學(xué)本科，主要從事計(jì)算機(jī)科學(xué)與技術(shù)等方面的研究。