［彭大芹 許海嘯］

電源分配網(wǎng)絡(luò)設(shè)計(jì)中一種新型的去耦電容選擇方法*

［彭大芹 許海嘯］

摘要文章對(duì)高速電路中電源分配網(wǎng)絡(luò)的去耦電容選擇方法進(jìn)行了研究。首先對(duì)PCB的電源分配網(wǎng)絡(luò)（Power Delivery Network ,PDN）設(shè)計(jì)進(jìn)行了詳細(xì)研究，詳細(xì)分析了PDN的結(jié)構(gòu)、模型以及去耦電容選擇方法對(duì)PDN的重要性。然后對(duì)現(xiàn)在常用的去耦電容選擇方法進(jìn)行了分析研究，并提出一種新型的去耦電容選擇方法。最后通過(guò)仿真軟件對(duì)這幾種去耦電容選擇方法進(jìn)行仿真，通過(guò)對(duì)仿真結(jié)果進(jìn)行分析、對(duì)比，驗(yàn)證本文采用的去耦電容選擇方法的可行性與優(yōu)越性。

關(guān)鍵詞：高速電路 去耦電容選擇方法 電源分配網(wǎng)絡(luò)（PDN） 電源完整性 仿真工具Spice

彭大芹

男，重慶郵電大學(xué)通信與信息工程學(xué)院，正高級(jí)工程師，主研互聯(lián)網(wǎng)、物聯(lián)網(wǎng)以及車(chē)聯(lián)網(wǎng)方向的終端協(xié)議和解決方案等。

許海嘯

重慶郵電大學(xué)通信與信息工程學(xué)院，在讀碩士研究生，主研高速電路設(shè)計(jì)與電源完整性研究。

1　引言

目前，隨著超高速集成電路技術(shù)的迅猛發(fā)展，PCB設(shè)計(jì)技術(shù)也取得了十足進(jìn)步[1]。眾所周知，PCB設(shè)計(jì)包括信號(hào)完整性設(shè)計(jì)、電源完整性設(shè)計(jì)、電磁兼容性設(shè)計(jì)等，隨著供電電流的不斷增大，供電電壓的不斷減小，其中的電源完整性設(shè)計(jì)已經(jīng)變得越來(lái)越重要，尤其是對(duì)供電要求苛刻的高速電路系統(tǒng)[2]。電源分配網(wǎng)絡(luò)（PDN）是移動(dòng)終端系統(tǒng)中最復(fù)雜的互聯(lián)結(jié)構(gòu)，所有器件都直接或間接的連接到PDN上，這使得PCB的PDN設(shè)計(jì)已經(jīng)成為電源完整性設(shè)計(jì)中最關(guān)鍵的中心一環(huán)，可以說(shuō)，PDN的設(shè)計(jì)好壞決定了電源完整性設(shè)計(jì)的好壞，進(jìn)而影響整個(gè)高速電路的供電系統(tǒng)，所以PDN設(shè)計(jì)已然成為業(yè)內(nèi)關(guān)注的焦點(diǎn)[4]。本文首先對(duì)PDN的基本結(jié)構(gòu)進(jìn)行了詳細(xì)分析，重點(diǎn)分析了去耦電容模塊對(duì)PDN設(shè)計(jì)的重要影響。

PDN設(shè)計(jì)是電源完整性設(shè)計(jì)的核心之一，一個(gè)好的PDN設(shè)計(jì)必須可以保證負(fù)載芯片有一個(gè)穩(wěn)定、持續(xù)的電源供給，這是電源完整性的最終設(shè)計(jì)目的[5]。本文將去耦電容的選擇方法作為PDN設(shè)計(jì)的切入點(diǎn)，通過(guò)對(duì)現(xiàn)有的去耦電容選擇方法進(jìn)行研究剖析，提出一種新型的去耦電容選擇方法，然后基于一款仿真軟件Spice，對(duì)幾種選擇方法進(jìn)行仿真，最后通過(guò)仿真結(jié)果對(duì)比，驗(yàn)證本文提出的新型去耦電容選擇方法的可行性及優(yōu)越性。

2　PDN基本結(jié)構(gòu)

2.1PDN基本結(jié)構(gòu)

PDN是指從電源輸出到最終耗電芯片，電流所經(jīng)過(guò)的所有結(jié)構(gòu)和器件組成的系統(tǒng)。對(duì)于典型的PCB系統(tǒng)來(lái)說(shuō)，最基本的PDN包括四大部分：穩(wěn)壓模塊（VRM）、印制PCB板、去耦電容器、包含封裝的耗電芯片等?；窘Y(jié)構(gòu)如圖1所示。

圖1　PDN基本結(jié)構(gòu)

對(duì)PDN設(shè)計(jì)的首要和基本要求是，保持芯片焊盤(pán)間恒定的供電電壓，并使它能夠維持在一個(gè)很小的容差范圍內(nèi)，通常在5%以?xún)?nèi)，從直流到高于1GHz的開(kāi)關(guān)電流帶寬范圍內(nèi)，該電壓值都必須在其容差范圍內(nèi)保持穩(wěn)定。減小電源紋波最關(guān)鍵的是降低電流路徑上的阻抗值[6]。

其阻抗可由以下公式獲得

Z=2?π?f?l

由公式可以看出，回路電感制約著高頻率出的阻抗值。所以在進(jìn)行高速電路PCB設(shè)計(jì)時(shí)，一定要注意減小電流路徑上的回路電感值，尤其在高頻信號(hào)的路徑上，只有這樣才能時(shí)刻滿(mǎn)足高速電路電源部分設(shè)計(jì)的要求。

2.2去耦電容對(duì)目標(biāo)阻抗的影響

圖2　電容頻率阻抗特性

因此選擇去耦電容時(shí)，必須充分利用其容性特性，并盡可能在其自諧振頻率之前使用，這樣可以獲得較低阻抗。

PDN的阻抗設(shè)計(jì)通常需要利用去耦電容的諧振特性，通過(guò)電容器的并聯(lián)組合以獲得最低的輸入阻抗。同種型號(hào)電容器的并聯(lián)頻率響應(yīng)如圖3。

圖3　同種電容并聯(lián)的頻率阻抗特性

實(shí)際應(yīng)用中的電容往往都是多個(gè)并聯(lián)使用，因?yàn)檫@樣可以大大降低等效的ESR和ESL，增大電容。對(duì)于多個(gè)（n）同樣值的電容來(lái)說(shuō)，并聯(lián)使用之后，等效電容 C 變?yōu)?nC，等效電感 L 變?yōu)?L/n，等效 ESR 變?yōu)?R/n，但諧振頻率不變?？梢钥闯?，由于同種型號(hào)電容的自諧振頻率相同，并聯(lián)的電容數(shù)目越多，其容性、感性區(qū)域的阻抗越小，自諧振頻率點(diǎn)不變[7]。

在考慮將不同的容值電容并聯(lián)后，其頻率響應(yīng)如圖4。

可以看出，在各自的自諧振頻率點(diǎn)之間會(huì)引入新的反諧振點(diǎn)，但在該區(qū)域之外總的阻抗會(huì)減小。去耦電容的并聯(lián)組合通常用于PDN諧振的抑制。

圖4　不同電容并聯(lián)的頻率阻抗特性

3　去耦電容選擇方法研究

3.1去耦電容選擇方法分析

目前廠(chǎng)商對(duì)于PDN設(shè)計(jì)中的去耦電容沒(méi)有一個(gè)統(tǒng)一、有效的選擇方法，大多數(shù)廠(chǎng)商的選擇只是依照芯片廠(chǎng)商給出的參考設(shè)計(jì)照葫蘆畫(huà)瓢。經(jīng)常會(huì)出現(xiàn)PDN仿真不過(guò)的情況。本論文研究并仿真了一種常用的PDN電容選擇方法，并結(jié)合去耦電容的諧振頻率特性，提出了一種新的電容選擇方法，并進(jìn)行了仿真對(duì)比[8]。

大‘V’法是目前常用的PDN電容選擇方法，它的出現(xiàn)促進(jìn)了PDN去耦電容選擇方法的研究進(jìn)程，對(duì)PDN目標(biāo)阻抗仿真起到了極大推進(jìn)作用。

大‘V’法的基本思想是使用一種電容，通過(guò)并聯(lián)同種電容，產(chǎn)生足夠小的阻抗值。它的優(yōu)點(diǎn)是選擇方法簡(jiǎn)單，簡(jiǎn)化去耦電容選擇過(guò)程，可以很快的完成去耦電容的選擇。但是大‘V’也存在著不足，并不適用于所用類(lèi)型的高速電路PDN設(shè)計(jì)。

本論文采用了一種新的去耦電容選擇方法，可以靈活的選擇最合適容值和數(shù)目的電容。該方法的核心是優(yōu)先抑制最高阻抗來(lái)靈活添加電容。通過(guò)檢測(cè)得出最高阻抗值，并與目標(biāo)阻抗進(jìn)行對(duì)比，如果超出目標(biāo)阻抗，則添加對(duì)應(yīng)諧振頻率的去耦電容進(jìn)行阻抗抑制。此種方法可以做到有的放矢，有極強(qiáng)的針對(duì)性，可以降低去耦電容的選擇數(shù)量，節(jié)省布板面積。

3.2PDN仿真及仿真結(jié)果分析

前面簡(jiǎn)單分析了常用的兩種去耦電容選擇方法，接下來(lái)我們利用仿真工具Spice對(duì)PDN進(jìn)行頻域上的仿真，通過(guò)查看它的頻率阻抗曲線(xiàn)，比較不同的去耦電容選擇方法對(duì)PDN阻抗所造成的影響。

圖5是仿真得到的未加去耦電容時(shí)的PDN頻率阻抗圖。由圖中可以看出，由于VRM輸出電感與電源/地平面間的平面電容發(fā)生了并聯(lián)諧振，在10MHz附近產(chǎn)生了并聯(lián)諧振峰，使此處的阻抗遠(yuǎn)遠(yuǎn)的超出了目標(biāo)阻抗值。

圖5　未加電容的頻率阻抗特性

首先我們對(duì)大‘V’法進(jìn)行PDN的頻率阻抗仿真，表1是利用大‘V’法選擇出的去耦電容類(lèi)型和數(shù)量。

表1　大‘V’法選擇的電容

由表1可以看出，大‘V’法只選擇了兩種容值的電容，除了22uf的濾波電容，另一種就是我們所要選擇的去耦電容，并且去耦電容竟然多達(dá)19個(gè)。

接下來(lái)在之前仿真的未加電容的頻率阻抗圖上添加上利用大‘V’法選擇的去耦電容，通過(guò)Spice仿真，可以得到圖6的新的頻率阻抗圖。

圖6　大‘V’法獲得電容的頻率阻抗

由圖6可以看出，添加了2個(gè)22uf濾波電容和19 個(gè)0.1uf去耦電容之后，此仿真實(shí)例的頻率阻抗還是在5MHz左右超出了目標(biāo)阻抗值，因此可以得到以下結(jié)論：大‘V’法可以簡(jiǎn)化PDN去耦電容選擇過(guò)程，但是需要大量的去耦電容，對(duì)于有限的布板面積來(lái)說(shuō)造成了大量浪費(fèi)。

接下來(lái)我們對(duì)本文采用的新型去耦電容方法進(jìn)行仿真驗(yàn)證，表2是利用新方法選擇出的去耦電容類(lèi)型和數(shù)量。

表2　新方法選擇的電容

對(duì)比表1可以看出，新方法選擇出的電容有更多的類(lèi)型，但是總數(shù)目比大‘V’發(fā)大大減少，高達(dá)8個(gè)之多。

接下來(lái)在之前仿真的未見(jiàn)電容的頻率阻抗圖上添加利用新方法選擇的去耦電容，通過(guò)Spice仿真，可以得到圖7的新的頻率阻抗圖。

圖7　新方法獲得電容的頻率阻抗特性

由圖7可以看出，添加了2個(gè)22uf濾波電容和11個(gè)不同種類(lèi)的去耦電容之后，此仿真實(shí)例的頻率阻抗在各個(gè)頻率區(qū)間都低于超出了目標(biāo)阻抗值，實(shí)現(xiàn)了仿真目的。因此可以得到以下結(jié)論：本文提出的新型去耦電容選擇方法可以大大節(jié)省去耦電容的數(shù)量，節(jié)省了大量的布板面積，并且可以獲得更好的頻率阻抗曲線(xiàn)。

參考文獻(xiàn)

1唐偉峰.電源分配網(wǎng)絡(luò)中電容器Spice建模，碩士學(xué)位論文.西安電子科技大學(xué)，2012

2丁同浩. 高速數(shù)字電路電源分配網(wǎng)絡(luò)設(shè)計(jì)與噪聲抑制分析. 西安電子科技大學(xué)博士學(xué)位論文，2012

3劉婷婷.電源分配網(wǎng)絡(luò)及電容器精確建模，碩士學(xué)位論文.西安電子科技大學(xué)，2011

4陳蘭兵，鐘章民，肖定如，王輝. Cadence 高速電路設(shè)計(jì)：Allegro Sigrity SI/PI/EMI 設(shè)計(jì)指南.電子工業(yè)出版社，2014

5Sigrity . 芯片封裝電源完整性技術(shù)講座. Sigrity公司，2008

6Madhavan Swaminathan, A.Ege Engin 著, 李玉山，張木水等譯. 芯片與系統(tǒng)的電源完整性建模與設(shè)計(jì). 北京：電子工業(yè)出版社，2009,08

7于爭(zhēng).電源完整性設(shè)計(jì)詳解.網(wǎng)上資料，2009

8Eric Bogatin著，李玉山，劉洋譯. 信號(hào)完整性與電源完整性分析（第二版）.電子工業(yè)出版社，2015

DOI:10.3969/j.issn.1006-6403.2016.01.018

基金項(xiàng)目：國(guó)家科技重大專(zhuān)項(xiàng)，（NO.2012ZX03001012)

收稿日期：（2015-11-10）