李鑫 黃海生

摘 要： 針對(duì)GNSS射頻前端PLL頻率綜合器中的低雜散小數(shù)分頻問題，提出了分別基于累加器結(jié)構(gòu)和MASH1?1?1 Δ?∑結(jié)構(gòu)的兩種小數(shù)分頻調(diào)制器實(shí)現(xiàn)方案。進(jìn)而選取3.996 MHz為GNSS射頻前端模擬中頻頻率，16.368 MHz為PLL頻率綜合器參考頻率，在GPS L1和BD?2 B1頻點(diǎn)上對(duì)30級(jí)累加器級(jí)聯(lián)結(jié)構(gòu)和MASH1?1?1 Δ?∑結(jié)構(gòu)的輸出功率譜進(jìn)行分析，并在此基礎(chǔ)上對(duì)它們的小數(shù)雜散特性進(jìn)行了對(duì)比研究。結(jié)果表明，MASH1?1?1 Δ?∑結(jié)構(gòu)具有噪聲整形功能，可將小數(shù)雜散由低頻段推至高頻段，從而在低頻段獲得更優(yōu)的雜散特性。由于高頻段的雜散可被PLL環(huán)路濾波器濾除，故MASH1?1?1 Δ?∑結(jié)構(gòu)更適合用在基于PLL的頻率綜合器中。

關(guān)鍵詞： 小數(shù)分頻； 累加器； MASH1?1?1 Δ?Σ調(diào)制器； 小數(shù)雜散

中圖分類號(hào)： TN402?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2016）05?0055?03

0 引 言

射頻芯片是全球?qū)Ш叫l(wèi)星系統(tǒng)（Global Navigation Satellite System，GNSS）接收終端的核心部件，其需要將天線接收到的極微弱的衛(wèi)星信號(hào)進(jìn)行濾波、放大、下變頻，進(jìn)而對(duì)下變頻得到的模擬中頻信號(hào)進(jìn)行A/D轉(zhuǎn)換，從而生成數(shù)字信號(hào)供基帶電路處理[1]。通常用于下變頻的本振頻率是由頻率綜合器對(duì)參考基準(zhǔn)頻率倍頻得到的，倍頻后的本振信號(hào)與接收到的GNSS射頻信號(hào)作用于混頻器即可得到模擬中頻信號(hào)。如圖1所示，頻率綜合器實(shí)際上可由一個(gè)鎖相環(huán)（Phase Locked Loop，PLL）實(shí)現(xiàn)[2]。在環(huán)路鎖定狀態(tài)下，[fo=N.F×fi，]即頻率綜合器的倍頻系數(shù)等于分頻器的分頻比。在很多情況下，由于所期望的本振頻率與參考基準(zhǔn)頻率并非整倍數(shù)關(guān)系，因此分頻器的分頻比通常為小數(shù)[N.F，]這就在環(huán)路中引入了小數(shù)雜散[3]。由于小數(shù)雜散通常在環(huán)路帶寬內(nèi)，無法通過環(huán)路濾波器濾除，因此會(huì)導(dǎo)致輸出的本振信號(hào)出現(xiàn)雜散頻率，并最終使混頻后得到的模擬中頻信號(hào)頻譜純度變差[4?5]。鑒于此，就要求用于頻率綜合器中的小數(shù)分頻器在環(huán)路帶寬范圍內(nèi)引入的小數(shù)雜散盡可能小。本文重點(diǎn)研究了基于累加器結(jié)構(gòu)和基于MASH1?1?1 Δ?Σ結(jié)構(gòu)小數(shù)分頻調(diào)制器的輸出功率譜特性，結(jié)果表明，后者在低頻段抑制小數(shù)雜散的效果更為理想。

3 結(jié) 語

累加器結(jié)構(gòu)的小數(shù)分頻調(diào)制器可控制分頻比在兩個(gè)值（N和N+1）之間跳變；而MASH1?1?1 Δ?Σ結(jié)構(gòu)則可控制分頻比在多個(gè)數(shù)值之間跳變[7]。因此，后者可將小數(shù)分頻器產(chǎn)生的噪聲由低頻段推至高頻段，其具有噪聲整形功能。而高頻段的噪聲可被PLL環(huán)路濾波器濾除，從而較好地抑制小數(shù)雜散，故MASH1?1?1 Δ?Σ結(jié)構(gòu)更適于用在PLL頻率綜合器中。而累加器結(jié)構(gòu)的小數(shù)分頻調(diào)制器結(jié)構(gòu)簡單，設(shè)計(jì)實(shí)現(xiàn)更容易，并且僅通過提高參考頻率就可以在時(shí)域?qū)⒍秳?dòng)降得很低，因此將其更多用于通信中的時(shí)鐘數(shù)據(jù)恢復(fù)電路中[7]。

參考文獻(xiàn)

[1] TSUI J B Y. Fundamentals of global positioning system receivers： a software approach [M]. Hoboken： John Wiley & Sons， 2000.

[2] RAZAVI Behzad.模擬CMOS集成電路設(shè)計(jì)[M].陳貴燦，譯.西安：西安交通大學(xué)出版社，2003.

[3] 吳恩德，王志華，張利，等.分?jǐn)?shù)N頻率綜合器的雜散分析[J].清華大學(xué)學(xué)報(bào)（自然科學(xué)版），2004（7）：958?961.

[4] LAUER A， FOLLMANN R， QUIBELDEY M， et al. A fractio?nal?N PLL spur and phase noise simulator [C]// Proceedings of 6th European Microwave Integrated Circuit Conference. Manchester： IEEE， 2011： 418?421.

[5] XU Z L， GYU L J， MASUI S. Self?dithered digital Δ?Σ modulators for fractional?N PLL [J]. IEICE transactions on electro?nics， 2011， 94（6）： 1065?1068.

[6] 楊辰光.應(yīng)用于GPS中的Σ?Δ小數(shù)分頻電路的研究[D].西安：西安電子科技大學(xué)，2012.

[7] 李鑫，黃海生，惠楠，等.一種E1時(shí)鐘數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)[J].西安郵電學(xué)院學(xué)報(bào)，2012，17（3）：67?72.

[8] 晏敏，徐歡，喬樹山，等.小數(shù)分頻頻率合成器中Σ?Δ調(diào)制器設(shè)計(jì)與實(shí)現(xiàn)[J].湖南大學(xué)學(xué)報(bào)（自然科學(xué)版），2014（10）：91?95.

[9] ZHANG Yuanyuan， JIANG Yanfeng. Noise shaping Σ?Δ modulation techniques and models simulation [C]// Proceedings of 2006 8th International Conference on Solid?State and Integrated Circuit Technology. Shanghai， China： IEEE， 2007： 1471?1473.

[10] VENGATTARAMANE K， CRANINCKX J， STEYAERT M. Analysis of fractional spur reduction using Σ?Δ noise cancellation in digital?PLL [C]// Proceedings of 2009 IEEE International Symposium on Circuits and Systems. Taipei， China： IEEE， 2009： 2397?2400.

[11] GARDNER F M. Phase lock techniques [M]. 3rd ed. Hoboken： John Wiley & Sons， 2007.