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        拜爾模式的可編程邏輯器件實(shí)現(xiàn)

        2016-04-25 08:12:58琚新剛
        關(guān)鍵詞:狀態(tài)機(jī)

        琚新剛

        (河南教育學(xué)院 電路與系統(tǒng)重點(diǎn)學(xué)科組,河南 鄭州 450046)

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        拜爾模式的可編程邏輯器件實(shí)現(xiàn)

        琚新剛

        (河南教育學(xué)院 電路與系統(tǒng)重點(diǎn)學(xué)科組,河南 鄭州 450046)

        摘要:在數(shù)字視頻接口的設(shè)計(jì)中,當(dāng)信道條件相同時(shí),遠(yuǎn)距離傳輸?shù)男阅芤笫沟酶邤?shù)據(jù)率的實(shí)現(xiàn)難度劇增,為此,常采用數(shù)據(jù)壓縮算法,減小待傳輸?shù)臄?shù)據(jù)量,降低數(shù)據(jù)率.提出在可編程邏輯器件上,設(shè)計(jì)一個(gè)狀態(tài)機(jī),將拜爾模式應(yīng)用于數(shù)字視頻接口中,實(shí)現(xiàn)數(shù)據(jù)壓縮,簡(jiǎn)捷易行.經(jīng)硬件仿真驗(yàn)證,該方案可以將數(shù)據(jù)率降低為原來(lái)的近1/3.

        關(guān)鍵詞:拜爾模式;數(shù)字視頻接口;數(shù)據(jù)壓縮;狀態(tài)機(jī);可編程邏輯器件

        0引言

        視頻信號(hào)傳輸?shù)乃俾逝c距離是互相限制的,在遠(yuǎn)距離傳輸時(shí),信號(hào)衰減嚴(yán)重,加中繼器,或者采用高速器件和專用電纜,都將大大增加接口系統(tǒng)的成本.所以在顯示質(zhì)量要求允許的情況下,采用先將信號(hào)解碼,之后進(jìn)行圖像壓縮,降低數(shù)據(jù)率,最后由以太網(wǎng)傳送的方式發(fā)送,具有實(shí)用價(jià)值.可編程邏輯器件在數(shù)據(jù)處理中,獨(dú)具快速并行的特點(diǎn),在數(shù)據(jù)壓縮等高速率要求的系統(tǒng)中,更具獨(dú)特的優(yōu)越性.

        1拜爾模式原理

        彩色數(shù)字圖像的每個(gè)像素對(duì)應(yīng)了紅、綠、藍(lán)3種顏色的灰度值,如果這3個(gè)灰度值分別用8位二進(jìn)制數(shù)碼表示,則其表示的圖像是24位圖像.放之視頻,以傳輸來(lái)自DVI(Digital Visual Interface,數(shù)字視頻接口)的1 024×768@60 Hz、24位顏色的數(shù)字視頻信號(hào)為例,在無(wú)壓縮的情況下,考慮到行、場(chǎng)消隱時(shí)間,要求數(shù)據(jù)傳輸速率將高于

        1 024×768×24×60=1 132 462 080 bps.

        圖1 拜爾模式Fig.1 Bayer pattern

        為降低數(shù)據(jù)傳輸速率,在傳送像素灰度值時(shí),只取每個(gè)像素的一種顏色灰度值,所取顏色按像素位置進(jìn)行輪換.如圖1所示.在第一行中,按交替規(guī)律只取每個(gè)像素的紅色或綠色灰度值,而在鄰近的下一行則取每個(gè)像素的綠色或藍(lán)色灰度值.結(jié)果是:每幀圖像中,被記錄下綠色灰度值的像素?cái)?shù)為紅色和藍(lán)色像素?cái)?shù)的和(這樣做的原因是人眼對(duì)綠色色譜更敏感[1],故而盡量多地保留原來(lái)圖像的綠色灰度值).

        將來(lái)圖像重構(gòu)時(shí),各像素所缺的另外兩個(gè)顏色的灰度值可由相鄰的像素獲得.獲得的方法可采取各種插值算法,最直接的是由相鄰的兩個(gè)不同像素復(fù)制.拜爾模式恢復(fù)效果已得到驗(yàn)證,尤其用于視頻時(shí),效果較為理想[2].同時(shí)顯見,拜爾模式將數(shù)據(jù)率降為原來(lái)的1/3.

        2拜爾模式的硬件實(shí)現(xiàn)[3-4]

        根據(jù)拜爾模式的原理,可以用一個(gè)狀態(tài)機(jī)來(lái)實(shí)現(xiàn)該電路,其電路模型與原理模塊如圖2所示.

        該狀態(tài)機(jī)模型和頂層模塊由以下狀態(tài)機(jī)描述文件生成,其構(gòu)造體包括兩個(gè)進(jìn)程:

        library IEEE;

        use IEEE.STD_LOGIC_1164.ALL;

        entity ber is

        port(

        reset : in std_logic;

        clk : in std_logic;

        state_inputs: in std_logic_vector(1 downto 0);

        R : in std_logic_vector(7 downto 0);

        G : in std_logic_vector(7 downto 0);

        B : in std_logic_vector(7 downto 0);

        output : out std_logic_vector(7 downto 0)

        );

        end entity ber;

        architecture Behav of ber is

        type state is (s0,s1,s2);

        signal current_state, next_state : state;

        signal outs:std_logic_vector(7 downto 0);

        begin

        reg:process(reset,clk)

        begin

        if(reset=′1′) then

        current_state<= s0;

        elsif clk=′1′and clk′event then

        current_state<= next_state;

        end if;

        end process;

        com:process(current_state, state_inputs)

        begin

        case current_state is

        ……

        end case;

        end process com;

        output<=outs;

        end behav;

        圖2拜爾模塊

        Fig.2Bayer module

        3仿真結(jié)果分析

        在Quartus II硬件設(shè)計(jì)平臺(tái)上,對(duì)設(shè)計(jì)的電路進(jìn)行時(shí)序仿真,結(jié)果如圖3所示,所設(shè)計(jì)的狀態(tài)機(jī)模塊可以按照拜爾模式正確輸出數(shù)據(jù).

        圖3時(shí)序仿真結(jié)果

        Fig.3Timing Simulation Results

        參考文獻(xiàn)

        [1]威爾遜.FPGA設(shè)計(jì)實(shí)戰(zhàn)[M].杜生海,譯.北京:人民郵電出版社,2009:34-36.

        [2]The Imaging Source Europe GmbH.彩色CCD相機(jī)工作原理介紹[EB/OL]. 2008-03-28[2015-10-12].http://www.opticsky.cn/read-htm-tid-22111-page-e-fpage-5.html.

        [3]崔麗杰,張彥軍,劉文怡.基于FPGA和DSP的圖像壓縮系統(tǒng)設(shè)計(jì)[J].計(jì)算機(jī)測(cè)量與控制,2014(10):3423-3425.

        [4]夏金軍.應(yīng)用FPGA的高速數(shù)據(jù)采集的設(shè)計(jì)與實(shí)現(xiàn)[D].西安:西安電子科技大學(xué),2009.

        Realization of Bayer Pattern in Programmable Logic Device

        JU Xingang

        (GroupofCircuitsandSystemsKeyDisciplines,HenanInstituteofEducation,Zhengzhou450046,China)

        Abstract:When designing digital visual interface, in the same channel conditions, the realization of high transfer data is more difficult by performance requirements for long-distance transmission. Therefore, the data compression algorithm is often used to reduce the amount and transfer rate of data to be transmitted. A Bayer pattern state machine in the digital visual interface is designed in a programmable logic device, which can achieve data compression simply and easily. The hardware simulation shows the program data transfer rate can be reduced to nearly one-third of the original.

        Key words:Bayer pattern; digital visual interface; data compression; state machine; programmable logic device

        中圖分類號(hào):TN6

        文獻(xiàn)標(biāo)志碼:A

        文章編號(hào):1007-0834(2016)01-0010-03

        doi:10.3969/j.issn.1007-0834.2016.01.003

        作者簡(jiǎn)介:琚新剛(1973—),男,河南教育學(xué)院電路與系統(tǒng)重點(diǎn)學(xué)科組副教授,主要研究方向:信號(hào)處理與EDA技術(shù).

        基金項(xiàng)目:河南省科技攻關(guān)重點(diǎn)項(xiàng)目(142102210422)

        收稿日期:2015-12-24

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