劉　斌，陳　新，陳新度，杜　雪，蔡　念，呂元俊，王　晗

(廣東工業(yè)大學(xué) 機(jī)電工程學(xué)院 廣東省微納加工技術(shù)與裝備重點(diǎn)實(shí)驗(yàn)室 ,廣州 510006)

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基于NIOS的絕對(duì)光柵編解碼系統(tǒng)設(shè)計(jì)*

劉斌，陳新，陳新度，杜雪，蔡念，呂元俊，王晗

(廣東工業(yè)大學(xué) 機(jī)電工程學(xué)院 廣東省微納加工技術(shù)與裝備重點(diǎn)實(shí)驗(yàn)室 ,廣州 510006)

摘要：為了實(shí)現(xiàn)絕對(duì)光柵尺的快速解碼，提高絕對(duì)光柵解碼的實(shí)時(shí)性，建立了片上Nios絕對(duì)光柵編解碼系統(tǒng)。首先，使用Verilog hdl語言編寫了光柵編碼采集的前端CCD和AD驅(qū)動(dòng)。接著，將轉(zhuǎn)換后的數(shù)據(jù)送到后端，以EP2C5T144C8為核心處理器的FPGA上的硬件加速模塊，獲得光柵條紋編碼信息。然后，利用sopc技術(shù)，在實(shí)現(xiàn)Avalon數(shù)據(jù)接口ip核的基礎(chǔ)上，搭建絕對(duì)光柵編碼采集和處理平臺(tái)，最后，在NIOS II IDE軟件開發(fā)環(huán)境中，編寫生成偽隨機(jī)碼絕對(duì)位置查詢數(shù)據(jù)庫和解碼程序。實(shí)驗(yàn)結(jié)果表明：此編解碼系統(tǒng)，在解碼速度為2000幀/s條件下,精度為7μm,基本解決面陣做采集幀速不夠的問題，并有較好的實(shí)時(shí)性，有效地降低了開發(fā)成本，為絕對(duì)光柵的開發(fā)提供了一個(gè)新的途徑。

關(guān)鍵詞：NIOS ;驅(qū)動(dòng)采集;絕對(duì)光柵尺;解碼

0引言

在現(xiàn)代數(shù)控自動(dòng)加工行業(yè)中，精密電移平臺(tái)的精確定位，多數(shù)采用光柵尺作為其位移位置反饋的核心部件，絕對(duì)光柵尺因在數(shù)控機(jī)床上電后得到的就是絕對(duì)位置，與采用增量光柵尺作為反饋部件的數(shù)控機(jī)床相比，簡(jiǎn)化了操作，提高了效率，因此應(yīng)用前景更廣[1]。

絕對(duì)光柵尺把高精度位移量反饋給數(shù)控系統(tǒng)，其關(guān)鍵是：光柵讀數(shù)采集到絕對(duì)編碼條紋信息，數(shù)據(jù)可靠，實(shí)時(shí)性高，采用面陣作為前端采集部件，因數(shù)據(jù)量龐大，幀速難于達(dá)到應(yīng)用需求，而且還需專用數(shù)字信號(hào)處理芯片DSP完成大量的圖像處理運(yùn)算，實(shí)時(shí)性難于有效控制，成本也較高[2]。

因此本文提出基于Nios的絕對(duì)光柵編解碼系統(tǒng)設(shè)計(jì)，具體如下：

(1)充分利用FPGA的并行處理的優(yōu)勢(shì)，完成前端光柵數(shù)據(jù)采集的CCD驅(qū)動(dòng)和AD驅(qū)動(dòng)；并采用硬件加速方法，使軟件實(shí)現(xiàn)的一些算法用硬件邏輯實(shí)現(xiàn)，很好地解決了數(shù)據(jù)處理速度和存儲(chǔ)空間分配的問題，簡(jiǎn)化了系統(tǒng)軟件設(shè)計(jì)，提高了實(shí)時(shí)性。

(2)利用FPGA的Sopc系統(tǒng)自由配置所需的資源，靈活性大，使更新或修改更加便捷，縮短了開發(fā)周期，提高了集成度。

該設(shè)計(jì)集軟硬開發(fā)于一體，降低了成本，同時(shí)實(shí)時(shí)性也達(dá)到了應(yīng)用需求，為絕對(duì)光柵尺的開發(fā)提供了一個(gè)新的思路。

1系統(tǒng)設(shè)計(jì)原理

圖1　系統(tǒng)原理框圖

系統(tǒng)設(shè)計(jì)原理框圖如圖1所示，圖中的線陣CCD模擬信號(hào)由FPGA驅(qū)動(dòng)獲得，線陣CCD從刻有絕對(duì)編碼的玻璃基板上采集編碼條紋，其中最小條紋寬度只有10μm，為進(jìn)一步實(shí)現(xiàn)細(xì)分，我們采用20倍的光學(xué)放大系統(tǒng)進(jìn)行放大，線陣CCD在FPGA驅(qū)動(dòng)脈沖的驅(qū)動(dòng)下，輸出離散的像點(diǎn)模擬信號(hào)，再經(jīng)過AD芯片的模數(shù)轉(zhuǎn)換，在這里，AD驅(qū)動(dòng)和CCD驅(qū)動(dòng)采用同一基準(zhǔn)時(shí)鐘，以保證信號(hào)的精確采樣，然后將轉(zhuǎn)換后的信號(hào)，送入FPGA里的硬件加速模塊，該模塊通過Verilog hdl語言編程實(shí)現(xiàn)，由硬件二值化，條紋判斷，和串并轉(zhuǎn)換等子模塊組成，經(jīng)過該硬件邏輯后的條紋信號(hào)在SOPC架構(gòu)下，由負(fù)責(zé)系統(tǒng)處理器和外設(shè)之間的內(nèi)聯(lián)Avalon總線，送往NIOS II內(nèi)核處理器，最后在NIOS II IDE中完成絕對(duì)位置信息的解碼和顯示。

2硬件架構(gòu)的實(shí)現(xiàn)

2.1編碼采集的實(shí)現(xiàn)

2.1.1線陣CCD驅(qū)動(dòng)

編碼采集主要是針對(duì)絕對(duì)光柵編碼條紋明暗的采集，條紋采集質(zhì)量將直接影響絕對(duì)光柵的解碼精度，而條紋采集質(zhì)量將受到線陣CCD驅(qū)動(dòng)設(shè)計(jì)優(yōu)劣的影響，本文CCD采用 TCD1209D，它是一款典型的高靈敏度，低暗電流的單溝道線陣CCD，內(nèi)含2088個(gè)像素單元，該器件正常工作需要5路驅(qū)動(dòng)信號(hào)，其驅(qū)動(dòng)信號(hào)為：轉(zhuǎn)移脈沖SH，移位脈沖F1，F(xiàn)2，復(fù)位脈沖RS,及其鉗位脈沖CP ;并且各路驅(qū)動(dòng)信號(hào)必須滿足圖1所示的時(shí)序關(guān)系；由圖可知CCD信號(hào)輸出每幀數(shù)據(jù)的分布情況是：首先是32個(gè)啞元像素，接著是2048個(gè)有效像素，最后是8個(gè)啞元像素[3-4]。SH的周期稱為行周期，行周期應(yīng)大于等于2088個(gè)轉(zhuǎn)移脈沖φ1的周期Tφ1。只有行周期大于2088Tφ1，才能保證SH在轉(zhuǎn)移第2幀信號(hào)時(shí)第1幀信號(hào)能全部轉(zhuǎn)移出器件。

2.1.2AD9804驅(qū)動(dòng)

AD9804集相關(guān)雙采樣，自動(dòng)增益，和A/D轉(zhuǎn)換為一體的10位轉(zhuǎn)換精度的轉(zhuǎn)換芯片；CCD模擬信號(hào)進(jìn)入AD9804以后，首先進(jìn)行直流重建，輸入鉗位，相關(guān)雙采樣(CDS)，VGA增益放大后進(jìn)行AD轉(zhuǎn)換，在輸出時(shí)鐘dataclk的控制下輸出10位精度的像素?cái)?shù)據(jù)，圖2是CDS時(shí)序，圖3是線性鉗位時(shí)序，由時(shí)序圖可知cds和鉗位時(shí)序必須保證與ccd輸出信號(hào)精確同步，與CCD輸出信號(hào)采用統(tǒng)一的時(shí)鐘保證輸出與采樣同步，由輸出CCD信號(hào)可知，有效范圍內(nèi)的像素輸出才是解碼需要的輸出，為此，重新定義了輸出采樣時(shí)鐘fifowclk。

圖2　cds時(shí)序

圖3　線性鉗位時(shí)序

2.2硬件加速模塊

AD轉(zhuǎn)換后的數(shù)據(jù)在由內(nèi)核讀取之前，需要前期的預(yù)處理，才能由內(nèi)核讀取，以解決幀速慢，實(shí)時(shí)性的問題，所謂硬件加速，就是把用軟件解決需要耗費(fèi)大量時(shí)間的一些處理，交給硬件去做，以充分利用FPGA的并行性，提高處理速度。硬件處理主要有三大模塊，硬件二值化(levelto_two)，條紋判斷(strip_judge)，串并轉(zhuǎn)換(stringto_parall)，硬件二值化主要是把AD轉(zhuǎn)換過來的數(shù)字信息進(jìn)行二值判定，當(dāng)數(shù)據(jù)值大于某個(gè)閾值時(shí)判定為1，代表該像素為亮，反之，為0，代表為暗，而條紋判斷主要是明暗條紋的判斷，根據(jù)ccd像元尺寸14μm，和激光刻蝕柵紋的間距10μm，以及20倍的光學(xué)放大系統(tǒng)，得到每條條紋當(dāng)中所占的像素?cái)?shù)至少為14個(gè)，我們以大于12個(gè)亮的像素?cái)?shù)，判斷該條紋為明紋，反之為暗紋。解碼需要的是16位的解碼數(shù)據(jù)，而串并轉(zhuǎn)換正好是實(shí)現(xiàn)16位的編碼條紋數(shù)據(jù)連續(xù)讀取的模塊，負(fù)責(zé)將單個(gè)條紋的數(shù)據(jù)，緩沖為16個(gè)條紋數(shù)據(jù)供nios內(nèi)核讀取。

2.3Avalon數(shù)據(jù)接口IP的自定義

Avalon總線為Altera公司為Sopc系統(tǒng)開發(fā)的一種專用內(nèi)部總線，用于連接Nios II軟核處理器與外設(shè)，是處理器和外設(shè)的傳輸通道，外設(shè)依據(jù)Avalon總線規(guī)范，實(shí)現(xiàn)對(duì)外設(shè)的讀寫，主要的讀寫控制信號(hào)有：Chipselect片選信號(hào)，Byteenable字節(jié)對(duì)齊信號(hào)，read，write讀寫控制信號(hào)和readdata 和 writedata等，為讀取解碼所需條紋信息，編寫定義了read16 ip核，為實(shí)現(xiàn)16位編碼條紋的解碼顯示；編寫定義用于顯示的display ip核，由于NIOS內(nèi)核是32位的數(shù)據(jù)總線，與從端口外設(shè)進(jìn)行數(shù)據(jù)交互時(shí)，存在數(shù)據(jù)寬度的匹配的問題；而Avalon地址對(duì)齊分為主，從靜態(tài)地址對(duì)齊，和動(dòng)態(tài)地址對(duì)齊兩種方式，當(dāng)主端口對(duì)具有靜態(tài)地址對(duì)齊特性的從端口尋址時(shí)，所有從端口數(shù)據(jù)與靜態(tài)主端口地址邊界對(duì)齊，動(dòng)態(tài)地址對(duì)齊是提供一種動(dòng)態(tài)管理傳輸數(shù)據(jù)的服務(wù)，當(dāng)主端口對(duì)有動(dòng)態(tài)總線特性的從端口尋址時(shí)，所有從端口數(shù)據(jù)在主端口地址空間按連續(xù)字節(jié)對(duì)齊[5]，在這里，我們display Ip核和read16 ip核都采用靜態(tài)地址對(duì)齊的方式，即才用讀取低位有效數(shù)據(jù)高位補(bǔ)0的方式，實(shí)現(xiàn)條紋數(shù)據(jù)的讀取。

3SOPC設(shè)計(jì)

圖4　Nios處理平臺(tái)

利用QUARTUS II SopcBuilder根據(jù)采集與解碼需求，搭建NIOS II 硬件平臺(tái)[6-7]，該系統(tǒng)SOPC部分主要包括NIOS II 軟核處理器，鎖相環(huán)Pll，及Sdram控制器，Epcs控制器，和自定義的兩個(gè)ip模塊，display,和read16模塊；生成NIOS的硬件處理平臺(tái)，各模塊的搭建如圖4所示，其中包含CCD和AD芯片驅(qū)動(dòng)模塊，和前端硬件加速部分等。

4Niso II程序設(shè)計(jì)

NIOS II 是Altera特有的基于通用FPGA架構(gòu)的軟CPU內(nèi)核。具有速度快，高度的靈活性和可配置性及設(shè)計(jì)流程簡(jiǎn)單等特點(diǎn)，由于NIOS II處理器有3種可選類型：NIOS/F,NIOS/E,NIOS/S.而 NIOS II/E占FPGA資源最少，但性能低，NIOS/S性能和資源消耗介于NIOS/E型和NIOS/F型之間，而系統(tǒng)硬件資源有限，實(shí)時(shí)性必須得到保證，故本文選用NIOS/E型完成相應(yīng)的硬件平臺(tái)設(shè)計(jì)。Nios II軟件開發(fā)環(huán)境是NIOS II IDE，內(nèi)嵌在QUARTUS II設(shè)計(jì)工具中，該SDK基于GNU C/C++ 編譯器和Eclipse IDE，絕對(duì)光柵的位置的解碼實(shí)際上是通過查詢編碼數(shù)據(jù)庫實(shí)現(xiàn)，而編碼數(shù)據(jù)庫則是根據(jù)玻璃基板上的絕對(duì)編碼條紋的激光刻蝕方式相應(yīng)編碼生成，在這里我們的刻蝕，以10μm一條編碼條紋，按照16位偽隨機(jī)碼的生成原理刻蝕，故我們添入sopcbuilder生成的.ptf文件建立相應(yīng)工程后，編寫相應(yīng)的偽碼生成和顯示的應(yīng)用程序，NIOS II IDE實(shí)際上自動(dòng)建立了2個(gè)工程，1個(gè)是用戶應(yīng)用程序工程和HAL系統(tǒng)庫工程，HAL為NIOS II IDE為用戶提供的包含所有與硬件處理相關(guān)接口信息的硬件抽象層(HAL)，我們通過查閱生成的與目標(biāo)系統(tǒng)相關(guān)的system.h系統(tǒng)描述文件，該文件含有各模塊的屬性和寄存器地址信息[8-14]。內(nèi)核Nios II讀取相應(yīng)地址的數(shù)據(jù)，以供下一步處理。

圖5　部分?jǐn)?shù)據(jù)處理代碼

在系統(tǒng)中NIOS II 程序的任務(wù)，除了生成解碼數(shù)據(jù)庫外，還要對(duì)條紋數(shù)據(jù)的進(jìn)行讀取和解碼操作的顯示，NIOS II 軟核讀取條紋數(shù)據(jù)有中斷和查詢方式，實(shí)驗(yàn)中，為提高cpu效率，條紋編碼數(shù)據(jù)的采用中斷的方式讀取，在自編的ip核read 16中，我們已經(jīng)編寫生成了相應(yīng)中斷標(biāo)志寄存器irq，用于監(jiān)聽內(nèi)核中斷，為實(shí)現(xiàn)解碼的循環(huán)顯示，和避免重復(fù)數(shù)據(jù)的錯(cuò)誤解碼，我們?cè)谥袛嗟奶幚沓绦蛑斜仨毤皶r(shí)將中斷標(biāo)志位的清除，圖5是主函數(shù)處理的相關(guān)代碼。程序初始化時(shí)調(diào)用Mint(16)函數(shù)，完成數(shù)據(jù)庫的創(chuàng)建，此后在While(1)循環(huán)中等待中斷的到來，而在read_isr中斷處理函數(shù)中完成數(shù)據(jù)的讀取，解碼和標(biāo)志位的清除，由于硬件邏輯中處理了軟件實(shí)現(xiàn)的部分代碼，軟件處理指令數(shù)大大減少，降低了解碼處理的時(shí)間。提高了絕對(duì)光柵編解碼系統(tǒng)的實(shí)時(shí)性。

5實(shí)驗(yàn)結(jié)果與分析

圖6　ccd驅(qū)動(dòng)的仿真結(jié)果

由于線陣ccd最小光積分時(shí)間為1000ns，故我們?cè)赒UARTUS II軟件開發(fā)環(huán)境中，在滿足最小光積分時(shí)間1000ns時(shí)，編寫Verilog代碼，通過計(jì)數(shù)器的計(jì)數(shù)和電平變換，生成CCD的驅(qū)動(dòng)，圖6 modersim里的仿真結(jié)果。與圖2和圖3比較，時(shí)序滿足驅(qū)動(dòng)要求。圖7是CCD實(shí)測(cè)輸出，滿足ccd驅(qū)動(dòng)輸出要求，其幀頻為2000fps，每幀解碼速度為500μs。遠(yuǎn)高于采用面陣時(shí)120fps圖像處理的采集幀頻。

圖7　ccd輸出信號(hào)

偽隨機(jī)碼的解碼基于光柵母尺的編碼，實(shí)驗(yàn)中玻璃基板刻蝕條紋按照初始相位為0x0001，末相位為0x0000的16級(jí)M系列排列，其本原多項(xiàng)我們采用D16+D5+D3+D2+1,由本原多項(xiàng)式和初相生成可供解碼查詢的數(shù)據(jù)表如圖8所示。

圖8　查詢數(shù)據(jù)表

最右邊是16位編碼，最左邊是其實(shí)際絕對(duì)位置；光柵條紋的實(shí)時(shí)編碼數(shù)據(jù)的解碼由查表完成，由表可知其位置，加上誤差修正的像元點(diǎn)數(shù)，和采用倍頻細(xì)分方法，精度可達(dá)7μm,不過TCD1209D其像元尺寸為14個(gè)μm,為提高測(cè)量精度的可靠性和可重復(fù)性，采用像元尺寸更小的線陣CCD或CMOS和放大系數(shù)更高的光學(xué)成像放大系統(tǒng)其精度可以進(jìn)一步的提高。

6結(jié)束語

本文采用線陣CCD作為前端圖像采集部件，以FPGA Cyclone II EP2C5T144C8為核心處理器，在對(duì)絕對(duì)光柵編解碼原理研究的基礎(chǔ)上，完成了基于NIOS內(nèi)核的光柵編碼采集和解碼的軟硬件設(shè)計(jì)，文中通過sopc技術(shù)，配置所需要的硬件模塊，并添加了用于解碼顯示和硬件加速的自定義ip核，較好地解決了不同時(shí)鐘域數(shù)據(jù)處理模塊間的數(shù)據(jù)流動(dòng)，編寫相應(yīng)的硬件驅(qū)動(dòng)程序，在幀速達(dá)到2000幀/s條件下，精度為7μm,實(shí)時(shí)性滿足應(yīng)用需求，極大地提高了開發(fā)靈活性。

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(編輯李秀敏)

Absolute Grating Encoding and Decoding System Design Based on NIOS

LIU Bin,CHEN Xin,CHEN Xin-du,DU Xue, CAI Nian, LV Yuan-jun,WANG Han

(School of Electromechanical Engineering,Guangdong Provincial Key Laborator of Micro-nano Manufacturing Technology and Equipment,Guangdong University of Technology,Guangzhou 510006,China)

Abstract：In order to realize the fast decoding absolute grating ruler, improve the real-time absolute grating decode, we established an on-chip Nios absolute grating encoding and decoding system. First of all, by using Verilog HDL language ,we encoding CCD and AD driver which acquisite front-end grating. Then, we take the converted data to the backend where taking the EP2C5T144C8 FPGA as the core processor of hardware acceleration module, we obtain grating stripe code information. Then, using the SOPC technology, based on the realization of Avalon data interface IP core,we build absolute grating code acquisition and processing platform, finally, in the NIOS II IDE software development environment, we write programs which can generate the database of the pseudorandom code absolute position to query and decode. The experimental results show that: This codec system get the accuracy of the 7μm in the decoding speed of 2000 frame/s conditions, basically solve the problem that the frame speed is inadequate by taking the plane array as the front-end acquisition, and has good real-time performance, effectively reduce the cost of development, provides a new way for the development of absolute grating.

Key words：Nios ; drive acquisition ;absolute grating ruler ;decode

中圖分類號(hào)：TH164;TG506

文獻(xiàn)標(biāo)識(shí)碼：A

作者簡(jiǎn)介：劉斌(1990—)，男，江西贛州人，廣東工業(yè)大學(xué)碩士研究生，研究方向?yàn)榻^對(duì)光柵尺編解碼，(E-mail)jxndgxylb@163.com；通訊作者：王晗(1980—)，男，湖北鐘祥人，廣東工業(yè)大學(xué)副教授，博士，研究方向?yàn)槌庸づc檢測(cè)技術(shù)，光學(xué)儀器設(shè)計(jì)，嵌入式控制系統(tǒng)設(shè)計(jì)，(E-mail)wanghangood@gdut.edu.cn。

*基金項(xiàng)目：廣東省微納加工技術(shù)與裝備重點(diǎn)實(shí)驗(yàn)室(2011A060901021)；省部產(chǎn)學(xué)研(2011A090200119)

收稿日期：2015-04-16

文章編號(hào)：1001-2265(2016)03-0112-03

DOI:10.13462/j.cnki.mmtamt.2016.03.031