張業(yè)強(qiáng), 劉怡俊

(廣東工業(yè)大學(xué) 計算機(jī)學(xué)院，廣東 廣州 510006)

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DMA控制器在導(dǎo)航基帶SoC中的應(yīng)用

張業(yè)強(qiáng), 劉怡俊

(廣東工業(yè)大學(xué) 計算機(jī)學(xué)院，廣東 廣州 510006)

摘要:討論了DMA控制器在基于RTEMS的高性能GPS接收機(jī)中的架構(gòu)設(shè)計，實(shí)現(xiàn)DMA IP與導(dǎo)航基帶整體系統(tǒng)的良好融合.設(shè)計了DMA IP的硬件結(jié)構(gòu)，利用復(fù)用的思想充分發(fā)揮硬件性能，使用寄存器結(jié)構(gòu)和FIFO緩存結(jié)構(gòu)實(shí)現(xiàn)了讀寫控制，并用Verilog HDL語言設(shè)計實(shí)現(xiàn)了DMA控制器，最后在Altera Cyclone4 FPGA上完成了設(shè)計驗(yàn)證.結(jié)果表明，DMA控制器能減輕導(dǎo)航基帶SoC芯片的處理器負(fù)擔(dān)，縮短捕獲跟蹤時間，提高系統(tǒng)整體性能.

關(guān)鍵詞:DMA控制器； AHB總線； 全球定位系統(tǒng)； 片上系統(tǒng)； 現(xiàn)場可編程門陣列

DMA控制器是SoC的核心組件之一，通過獨(dú)立地控制內(nèi)存和外設(shè)接口之間的數(shù)據(jù)傳輸，能大大減輕CPU的負(fù)擔(dān)，提高數(shù)據(jù)處理效率[1].因此DMA設(shè)計的好壞直接影響SoC芯片的整體性能.與其他集成電路IP設(shè)計類似，DMA設(shè)計也要考慮DMA IP的復(fù)用性，均衡運(yùn)行速度與電路面積，同時實(shí)現(xiàn)與SoC的良好融合.針對這些設(shè)計目標(biāo)，國內(nèi)外學(xué)者進(jìn)行了深入的研究[2-11].文獻(xiàn)[2]設(shè)計了可配置多通道的DMA控制器，不過沒有考慮到FIFO BUFFER的大小，有可能造成資源的浪費(fèi).文獻(xiàn)[3]中的設(shè)計能夠降低CPU負(fù)載，提高與外設(shè)的數(shù)據(jù)傳輸速率，但僅為單通道結(jié)構(gòu)，缺乏通用性.文獻(xiàn)[4]為DMA數(shù)據(jù)傳輸設(shè)計了專用的數(shù)據(jù)通路，雖然避開了AHB總線的限制，能實(shí)現(xiàn)多路數(shù)據(jù)并行傳輸，但使得SoC內(nèi)部總線時序變得復(fù)雜，必須考慮總線與專用數(shù)據(jù)通路對內(nèi)存讀寫的仲裁.本文針對導(dǎo)航應(yīng)用實(shí)時性高、數(shù)據(jù)量大的特點(diǎn)，設(shè)計了應(yīng)用于導(dǎo)航基帶SoC的DMA控制器，縮短了芯片的首次定位時間，提高了其整體性能.

導(dǎo)航基帶SoC芯片選用了Aeroflex Gaisler公司的LEON3處理器[12]，基于SPARC V8體系結(jié)構(gòu).片上總線為ARM公司的AMBA 2.0總線[13]，保證了數(shù)據(jù)傳輸?shù)臅惩?為了實(shí)現(xiàn)對導(dǎo)航信號的快速捕獲和跟蹤，芯片內(nèi)置2路捕獲、跟蹤模塊，利用片上SRAM控制器實(shí)現(xiàn)對實(shí)時數(shù)據(jù)的存儲.

操作系統(tǒng)選用RTEMS 4.10版，使得系統(tǒng)具有很好的實(shí)時性，同時驅(qū)動程序編寫相對LINUX等其他嵌入式操作系統(tǒng)更為簡易.

1系統(tǒng)架構(gòu)設(shè)計

整個系統(tǒng)架構(gòu)采用了經(jīng)典的基于AMBA總線的SoC結(jié)構(gòu)，如圖1所示.AMBA 2.0 AHB總線連接片上CPU、內(nèi)存等各高速設(shè)備，通過內(nèi)存控制器實(shí)現(xiàn)對SRAM、SDRAM和FLASH ROM的讀寫.捕獲模塊和跟蹤模塊都連接到DMA模塊上，通過DMA模塊將產(chǎn)生的數(shù)據(jù)存儲到RAM內(nèi).

圖1　導(dǎo)航基帶SoC結(jié)構(gòu)

2DMA控制器的基本組成

如圖2所示，DMA模塊主要由緩存及中斷產(chǎn)生邏輯模塊、寄存器及仲裁模塊、總線讀寫模塊和相應(yīng)接口組成.捕獲和跟蹤模塊通過并行的數(shù)據(jù)接口分別接入到DMA模塊，產(chǎn)生的數(shù)據(jù)存儲到對應(yīng)的FIFO緩存中，緩存容量大小固定并連接一個中斷產(chǎn)生邏輯電路. 當(dāng)某一緩存滿時，產(chǎn)生對應(yīng)中斷請求信號，通過總線請求中斷.

圖2　DMA控制器結(jié)構(gòu)

內(nèi)置3組控制寄存器組，每組包括32位的控制寄存器、源地址計數(shù)器、目的地址計數(shù)器和數(shù)據(jù)計數(shù)器各一個.通過連接到AHB總線和AMBA總線控制器的內(nèi)存地址映射(Memory Map)實(shí)現(xiàn)對寄存器的讀寫.每組控制寄存器產(chǎn)生的信號首先送固定優(yōu)先級仲裁器仲裁，仲裁器控制一個復(fù)用器輸出對應(yīng)信號.

總線讀寫模塊由獨(dú)立的AMBA寫模塊和AMBA讀模塊組成.通過產(chǎn)生符合總線規(guī)范的時序讀寫數(shù)據(jù)到相應(yīng)地址.

3FIFO模塊設(shè)計

由于捕獲模塊和跟蹤模塊的數(shù)據(jù)產(chǎn)生率大大慢于總線讀寫時鐘，為了加快DMA的數(shù)據(jù)傳輸速率，考慮使用兩路異步FIFO作為緩存.

FIFO結(jié)構(gòu)如圖3所示.因?yàn)樽x寫采用不同的時鐘，故而考慮使用雙口RAM作為存儲模塊.雙口RAM的字長和存儲深度根據(jù)前端RF采樣的AD參數(shù)決定.為解決跨時鐘域數(shù)據(jù)傳輸中的亞穩(wěn)態(tài)問題，F(xiàn)IFO讀寫計數(shù)指針都采用格雷碼編碼，通過多級寄存器傳輸減少亞穩(wěn)態(tài)產(chǎn)生概率.

FIFO指針空滿比較算法參考了Clifford E. Cummings的論文[14].即構(gòu)造一個指針寬度為N+1，深度為2N字節(jié)的FIFO.讀寫指針以格雷碼表示.前兩位均不相同，而后兩位LSB相同為滿.當(dāng)指針完全相等時，F(xiàn)IFO為空.

圖3　FIFO模塊結(jié)構(gòu)

4DMA控制器的工作流程

初始時，總線處于空閑狀態(tài)，等待DMA傳輸請求.當(dāng)控制寄存器的Read或Write位置1時，進(jìn)入相應(yīng)的讀準(zhǔn)備或?qū)憸?zhǔn)備狀態(tài).根據(jù)計數(shù)器的設(shè)置值，DMA再決定采取single或者burst模式讀寫總線.讀寫數(shù)據(jù)處理完畢后進(jìn)入finish狀態(tài)，再根據(jù)控制寄存器的值決定是否循環(huán)讀寫.工作流程如圖4所示.

圖4　FSM圖

5DMA控制器編程及RTEMS下的DMA驅(qū)動實(shí)現(xiàn)

本節(jié)以通過DMA控制器向內(nèi)存SDRAM中連續(xù)寫入1 024個數(shù)據(jù)為例闡述RTEMS下DMA的驅(qū)動實(shí)現(xiàn)，其他讀寫操作是相類似的.具體寫操作流程如下.

(1) 初始化：RTEMS中對內(nèi)存控制器及系統(tǒng)其他部分的初始化在此不贅述.通過INIT_DMA函數(shù)完成對DMA控制寄存器的初始化：首先在控制寄存器中將寫控制位使能置1，其他位置0，然后通過目的地址寄存器設(shè)置目的地址，最后在計數(shù)器中設(shè)置要傳輸?shù)臄?shù)據(jù)個數(shù)：1024.至此初始化工作完成.

(2) 中斷處理：DMA BUFFER觸發(fā)中斷后，系統(tǒng)進(jìn)入中斷函數(shù)INTER_DMA_START中執(zhí)行.首先調(diào)用Kernel函數(shù) kzalloc分配1024 Byte連續(xù)內(nèi)存空間.然后使能DMA控制寄存器的啟動位置1，并中斷返回主進(jìn)程.此時總線由DMA接管，DMA開始進(jìn)入BURST WRITE傳輸模式，且控制寄存器BUSY位被硬件置1.

(3) 結(jié)束處理：數(shù)據(jù) DMA傳輸完畢后, 清空數(shù)據(jù)緩存, 觸發(fā)數(shù)據(jù)DMA中斷.系統(tǒng)進(jìn)入中斷函數(shù)INTER_DMA_DONE中執(zhí)行.通過檢查BUSY位及計數(shù)器的值，可以確定是否成功完成所有1 024個數(shù)據(jù)的傳輸.至此，一次傳輸操作結(jié)束.

6DMA IP的軟硬件聯(lián)合驗(yàn)證

采用 Verilog HDL語言實(shí)現(xiàn)該DMA 控制器方案的代碼[15]，使用 Altera的 QuartusⅡ進(jìn)行綜合調(diào)試，將所有模塊綜合映射到 Altera公司的Cyclone4 EP4C115F29C7上，得到正確的門級電路網(wǎng)表，綜合后共消耗6 348個LE.在RTEMS操作系統(tǒng)下通過軟件中斷的方式模擬數(shù)據(jù)傳輸.圖5是采用Altera 的Signal Tap 技術(shù)觀察到的fpga上DMA對總線的實(shí)時讀burst模式波形，可以看到DMA模塊成功地完成了burst模式下一組數(shù)據(jù)的讀取.

圖5　讀burst模式驗(yàn)證波形

7應(yīng)用

為了考察DMA方案所帶來的影響, 本文研究DMA與非DMA(中斷FIFO方式)兩種情況下，基帶SoC進(jìn)行首次定位所需要的時間TTFF.通過不同信噪比接收信號和動態(tài)條件下進(jìn)行測試, 得出數(shù)據(jù)和結(jié)論.

7.1測試設(shè)計

導(dǎo)航基帶SoC首次定位時間TTFF又稱冷啟動時間.冷啟動時系統(tǒng)在沒有任何歷史信息的條件下上電開機(jī)，然后嘗試定位并鎖定衛(wèi)星，由于沒有先前信息，這將花去很長的時間.系統(tǒng)采用類似于輪詢的方法，從所有的衛(wèi)星中鎖定信號.

從上電開機(jī)到得出定位數(shù)據(jù)，系統(tǒng)執(zhí)行4個步驟：初始化操作系統(tǒng)—捕獲—跟蹤—位置解算，同時與用戶進(jìn)行人機(jī)交互.處理器在這4個步驟中主要負(fù)責(zé)初始化操作系統(tǒng)、位置解算和人機(jī)交互任務(wù).DMA控制器可以代替處理器，負(fù)責(zé)把捕獲、跟蹤生成的數(shù)據(jù)從FIFO緩存存入內(nèi)存內(nèi)，供解算處理.進(jìn)而處理器可以專注于位置解算和人機(jī)交互任務(wù)，從而縮短了首次定位時間TTFF.

為了全面考察系統(tǒng)性能，測試實(shí)驗(yàn)選取3種不同條件下的中頻GPS信號作為信號源.第1種條件下GPS信號信噪比為42 dB/Hz，系統(tǒng)加速為0 g.第2種條件信噪比為42 dB/Hz，系統(tǒng)加速為20 g.第3種條件信噪比為34 dB/Hz，系統(tǒng)加速為0 g.系統(tǒng)從時刻T1上電啟動，并進(jìn)行計時，在時刻T2解算出定位數(shù)據(jù)后停止計時，則首次定位時間TTFF=解算出定位數(shù)據(jù)時刻T2-系統(tǒng)上電啟動時刻T1.每種條件下，進(jìn)行5次重復(fù)測試，TTFF通過求取平均值得到，因此數(shù)據(jù)具有較好的可靠性.測試結(jié)果如表1所示.

表1　首次定位時間TTFF統(tǒng)計

7.2數(shù)據(jù)分析

由表1可以看到:

(1) 第1種條件下，系統(tǒng)處于低動態(tài)較高信噪比的環(huán)境，因而DMA與非DMA兩種方式下系統(tǒng)TTFF都相對較短.而DMA方式比非DMA方式用時間少了1.1 s.可見，DMA將CPU從數(shù)據(jù)搬運(yùn)任務(wù)中解放了出來，使其擁有更多的空閑時間進(jìn)行其他任務(wù)，進(jìn)而縮短了首次定位時間.

(2) 第2種條件下，系統(tǒng)處于高動態(tài)的極端環(huán)境， 捕獲、跟蹤導(dǎo)航信號難度大大增加.由于重捕獲、跟蹤失鎖，TTFF明顯增加.DMA方式比非DMA方式用時間少了2.1 s.相比第一種條件，采用DMA方式對縮短TTFF效果更明顯.

(3) 第3種條件下，系統(tǒng)處于較低信噪比的弱信號環(huán)境，同樣使捕獲、跟蹤導(dǎo)航信號難度增加，TTFF在非DMA方式下為28.6 s，DMA方式下為26.8 s，分別比條件一的26.4 s與25.8 s長.由表1可見DMA方式比非DMA方式用時間少了1.8 s.采用DMA方式對縮短TTFF也有較明顯的效果.

測試表明：DMA控制器能有效減輕導(dǎo)航基帶SoC中CPU的負(fù)載，縮短系統(tǒng)首次定位時間.

8結(jié)語

SoC技術(shù)近年來發(fā)展迅速，代表了未來IC發(fā)展的趨勢.而GPS基帶SoC作為一種由多個IP組成的復(fù)雜系統(tǒng)，單個IP組件的設(shè)計只有充分考慮整體系統(tǒng)軟硬的融合才能發(fā)揮SoC的最優(yōu)性能.本文的DMA IP從系統(tǒng)整體著眼，硬件上運(yùn)用FIFO BUFFER和中斷機(jī)制等實(shí)現(xiàn)了與捕獲、跟蹤模塊的良好結(jié)合，軟件上通過寄存器組位的設(shè)計使得RTEMS實(shí)時操作系統(tǒng)下的驅(qū)動設(shè)計方便實(shí)現(xiàn).通過FPGA的實(shí)驗(yàn)驗(yàn)證表明，本設(shè)計能夠?qū)崿F(xiàn)基于AMBA總線的數(shù)據(jù)讀寫控制，減輕了CPU負(fù)擔(dān).

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Implementation of DMA Controller on Navigation Baseband SoC

Zhang Ye-qiang, Liu Yi-jun

(School of Computers, Guangdong University of Technology, Guangzhou 510006, China)

Abstract:This article discusses the architecture design of DMA controller on high performance GPS receiver based on RTEMS which achieves the optimal integration of DMA IP and navigation baseband system. The authors designed the hardware architecture of DMA IP and made full use of hardware performance with the idea of multiplexing, then used register and FIFO buffer to achieve read-write control. Furthermore, the researchers designed the DMA controller with Verilog HDL and verified the design on Altera Cyclone4 FPGA. The result demonstrates that DMA controller can ease the CPU’s burden and shorten the acquisition & tracking time which improves the performance of the whole system.

Key words:DMA controller; AHB bus; global positioning system(GPS); system on chip; field-programmable gate array (FPGA)

中圖分類號:TP302

文獻(xiàn)標(biāo)志碼:A

文章編號:1007-7162(2016)01- 0036- 04

doi:10.3969/j.issn.1007- 7162.2016.01.007

作者簡介:張業(yè)強(qiáng)(1989-)，男，碩士研究生，主要研究方向?yàn)樾l(wèi)星導(dǎo)航與超大規(guī)模集成電路設(shè)計.通信作者: 劉怡俊(1977-)，男，教授，主要研究方向?yàn)榧呻娐吩O(shè)計、低功耗CMOS電路.E-mail：yjliu@gdut.edu.cn

基金項(xiàng)目:國家自然科學(xué)基金資助項(xiàng)目(61106019)

收稿日期:2014- 12- 25