高美蓉

(寶雞文理學(xué)院 物理系，陜西 寶雞 721016)

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基于時(shí)序圖的異步時(shí)序邏輯電路的設(shè)計(jì)

高美蓉

(寶雞文理學(xué)院 物理系，陜西 寶雞 721016)

摘要：在異步時(shí)序邏輯電路的設(shè)計(jì)過(guò)程中，以波形分析為基礎(chǔ),通過(guò)電路的狀態(tài)轉(zhuǎn)換圖得到電路的時(shí)序圖，通過(guò)時(shí)序圖的分析確定觸發(fā)器的時(shí)鐘方程，在時(shí)鐘方程的作用下得到狀態(tài)轉(zhuǎn)換，填寫(xiě)次態(tài)卡諾圖，通過(guò)次態(tài)卡諾圖的化簡(jiǎn)得到輸出方程和狀態(tài)方程的設(shè)計(jì)方法。該方法簡(jiǎn)單實(shí)用，學(xué)生易于理解和接受。

關(guān)鍵詞：異步時(shí)序邏輯電路;時(shí)序圖；時(shí)鐘信號(hào)

在邏輯電路中，任一時(shí)刻的輸出不僅取決于該時(shí)刻電路的輸入信號(hào)，而且還取決于前一時(shí)刻電路的狀態(tài)，具有這種邏輯功能特點(diǎn)的電路稱(chēng)為時(shí)序邏輯電路。時(shí)序邏輯電路按照動(dòng)作特點(diǎn)又可分為同步時(shí)序邏輯電路和異步時(shí)序邏輯電路。同步時(shí)序邏輯電路是所有觸發(fā)器狀態(tài)的變化都是在同一時(shí)鐘信號(hào)操作下同時(shí)發(fā)生；異步時(shí)序邏輯電路是觸發(fā)器的狀態(tài)變化不是同時(shí)發(fā)生的。實(shí)際應(yīng)用中,時(shí)序問(wèn)題千變?nèi)f化,一些現(xiàn)成的功能集成塊往往不能滿足需要,所以時(shí)序電路的設(shè)計(jì)方法就顯得十分重要。在異步時(shí)序電路設(shè)計(jì)過(guò)程中,關(guān)鍵是如何確定時(shí)鐘脈沖。為此,本文總結(jié)多年的教學(xué)經(jīng)驗(yàn),探討一種以波形分析為基礎(chǔ),通過(guò)電路的狀態(tài)轉(zhuǎn)換圖得到電路的時(shí)序圖，通過(guò)時(shí)序圖的分析確定觸發(fā)器的時(shí)鐘信號(hào)的通用設(shè)計(jì)方法。教學(xué)實(shí)踐證明,這種方法簡(jiǎn)單易掌握,不容易出錯(cuò)。

1設(shè)計(jì)方法

異步時(shí)序電路的設(shè)計(jì)過(guò)程與同步時(shí)序電路的設(shè)計(jì)大體相同，在設(shè)計(jì)異步時(shí)序電路時(shí)，除了需要完成設(shè)計(jì)同步時(shí)序邏輯電路所應(yīng)做的各項(xiàng)工作外，還要為每個(gè)觸發(fā)器選定合適的時(shí)鐘信號(hào)。而異步時(shí)序電路中各個(gè)觸發(fā)器的時(shí)鐘并不是來(lái)源于同一個(gè)，所以除了要確定各觸發(fā)器的激勵(lì)函數(shù)表達(dá)式外，還要確定各個(gè)觸發(fā)器的時(shí)鐘信號(hào)表達(dá)式，這就是設(shè)計(jì)異步時(shí)序電路時(shí)所遇到的特殊問(wèn)題。通常情況下，異步時(shí)序邏輯電路各觸發(fā)器的時(shí)鐘是由函數(shù)計(jì)算得到的，改進(jìn)后的方法是通過(guò)分析時(shí)序波形圖來(lái)確定的，這樣就省去了一些復(fù)雜的計(jì)算步驟。歸納起來(lái)，異步時(shí)序邏輯電路的設(shè)計(jì)可按下述步驟進(jìn)行[1-2]：1)進(jìn)行邏輯抽象，列出電路的原始狀態(tài)轉(zhuǎn)換圖和狀態(tài)轉(zhuǎn)換表；2)進(jìn)行狀態(tài)化簡(jiǎn)，分析每個(gè)狀態(tài)是否都是必不可少的，是否需要進(jìn)行狀態(tài)化簡(jiǎn)；3)確定二進(jìn)制代碼的位數(shù)，即確定觸發(fā)器的數(shù)目，對(duì)電路狀態(tài)進(jìn)行編碼，畫(huà)出編碼后的狀態(tài)圖；4)選擇觸發(fā)器的類(lèi)型，列出時(shí)鐘方程、輸出方程和狀態(tài)方程表達(dá)式；5)根據(jù)得到的方程式畫(huà)出邏輯電路圖；6)檢查設(shè)計(jì)的電路能否自啟動(dòng)。

在異步時(shí)序邏輯電路的設(shè)計(jì)過(guò)程中應(yīng)注意如下幾點(diǎn)。

1)在列輸出方程時(shí)，無(wú)效狀態(tài)對(duì)應(yīng)的最小項(xiàng)應(yīng)該當(dāng)成約束項(xiàng)處理。因?yàn)殡娐饭ぷ鲿r(shí)，這些狀態(tài)是不會(huì)出現(xiàn)的[3]。

2)在列狀態(tài)方程時(shí)，注意一些特殊約束項(xiàng)的確認(rèn)和處理，以得到更加簡(jiǎn)單的狀態(tài)方程。

3)為每個(gè)觸發(fā)器挑選合適的時(shí)鐘信號(hào)是異步時(shí)序邏輯電路設(shè)計(jì)的難點(diǎn)，挑選時(shí)鐘信號(hào)的原則是在觸發(fā)器的狀態(tài)應(yīng)該翻轉(zhuǎn)時(shí)必須有時(shí)鐘信號(hào)發(fā)生，觸發(fā)器的狀態(tài)不應(yīng)翻轉(zhuǎn)時(shí)多余的時(shí)鐘信號(hào)越少越好，這將有利于觸發(fā)器狀態(tài)方程和驅(qū)動(dòng)方程的化簡(jiǎn)；因此，可以由狀態(tài)轉(zhuǎn)換圖畫(huà)出電路的時(shí)序圖，通過(guò)時(shí)序圖的分析來(lái)確定各觸發(fā)器的時(shí)鐘信號(hào)。

2設(shè)計(jì)舉例

使用JK觸發(fā)器設(shè)計(jì)一個(gè)十二進(jìn)制的異步加法計(jì)數(shù)器，并要求所設(shè)計(jì)的電路能自啟動(dòng)，設(shè)計(jì)步驟如下。

1)根據(jù)十二進(jìn)制加法計(jì)數(shù)器規(guī)則，必須有12個(gè)有效狀態(tài)，依次為S0、S1、S2、S3、S4、S5、S6、S7、S8、S9、S10和S11，電路的原始狀態(tài)轉(zhuǎn)換圖如圖1所示。

圖1　電路的原始狀態(tài)轉(zhuǎn)換圖

2)通過(guò)分析這12個(gè)狀態(tài)都是必不可少的，不需要進(jìn)行狀態(tài)化簡(jiǎn)。

3)十二進(jìn)制的加法計(jì)數(shù)器有12個(gè)有效狀態(tài)，需要用4位的二進(jìn)制碼表示。依次為0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010和1011，即用4個(gè)觸發(fā)器。若令Si=Q3Q2Q1Q0,進(jìn)行編碼得到電路的狀態(tài)轉(zhuǎn)換圖(見(jiàn)圖2)。

圖2　電路的狀態(tài)轉(zhuǎn)換圖

4)選取下降沿JK觸發(fā)器設(shè)計(jì)該電路，列時(shí)鐘方程、輸出方程和狀態(tài)方程表達(dá)式[4]。

列各個(gè)觸發(fā)器的時(shí)鐘方程時(shí)，可以由電路的狀態(tài)轉(zhuǎn)換圖畫(huà)出電路的時(shí)序圖(見(jiàn)圖3)。觀察電路的時(shí)序圖，確定每個(gè)觸發(fā)器的時(shí)鐘信號(hào)。為觸發(fā)器挑選時(shí)鐘信號(hào)的原則是：觸發(fā)器的狀態(tài)翻轉(zhuǎn)時(shí)必須有時(shí)鐘信號(hào)發(fā)生；觸發(fā)器的狀態(tài)不應(yīng)翻轉(zhuǎn)時(shí)多余的時(shí)鐘信號(hào)越少越好，這將有利于觸發(fā)器狀態(tài)方程和驅(qū)動(dòng)方程的化簡(jiǎn)。根據(jù)上述原則，觀察圖3電路的時(shí)序圖可見(jiàn)，Q0的狀態(tài)每次改變時(shí)，觀察clk0、Q1、 Q2和Q3的波形，只有在clk0的每個(gè)下降沿到來(lái)時(shí), Q0的狀態(tài)發(fā)生改變。故只能用clk0作為觸發(fā)器FF0的觸發(fā)脈沖CP0;同理,對(duì)Q1每次狀態(tài)發(fā)生改變時(shí),有clk0和Q0的下降沿來(lái)臨,故可用clk0或Q0作為FF1的觸發(fā)脈沖CP1。依此類(lèi)推,Q2可用clk0、Q1或Q0作為其觸發(fā)脈沖CP2; Q3可用clk0、Q1或Q0作為其觸發(fā)脈沖CP3。當(dāng)選用CP0=CP1=CP2=CP3=clk0時(shí),所設(shè)計(jì)的電路為同步時(shí)序邏輯電路。依據(jù)觸發(fā)器挑選時(shí)鐘信號(hào)的原則, 得到時(shí)鐘方程CP0= clk0,CP1=Q0,CP2=Q1,CP3= Q1。

圖3　電路的時(shí)序圖

列電路的狀態(tài)方程，需要做出電路的次態(tài)卡諾圖(見(jiàn)圖4)，然后將它分解為表示Q3＊、Q2＊、Q1＊和Q0＊的卡諾圖[5](見(jiàn)圖5)。在次態(tài)卡諾圖的表示過(guò)程中，把沒(méi)有時(shí)鐘信號(hào)的次態(tài)也作為任意項(xiàng)處理，以利用狀態(tài)方程的化簡(jiǎn)。例如，在圖5所示的Q3＊的卡諾圖中，當(dāng)現(xiàn)態(tài)為0000、0001、0010、0100、0101、0110、1000、1001和1010時(shí)，電路向次態(tài)的轉(zhuǎn)換過(guò)程中時(shí)鐘信號(hào)Q1沒(méi)有下降沿產(chǎn)生，因而這9個(gè)狀態(tài)作為卡諾圖的無(wú)關(guān)項(xiàng)處理。另外，由于正常工作時(shí)不會(huì)出現(xiàn)1100、1101、1110和1111這4個(gè)狀態(tài)，因而也把這4個(gè)狀態(tài)作為無(wú)關(guān)項(xiàng)處理。同理，可得Q2＊、Q1＊和Q0＊的次態(tài)卡諾圖。

圖4　電路的次態(tài)卡諾圖

圖5　卡諾圖的分解

對(duì)圖5所示的次態(tài)卡諾圖進(jìn)行化簡(jiǎn)，得到電路的次態(tài)方程為：

該電路選取下降沿JK觸發(fā)器設(shè)計(jì)，則應(yīng)將該狀態(tài)方程變換成JK觸發(fā)器特性方程的標(biāo)準(zhǔn)形式，即Q*=J Q′+K′Q,然后就可以找出驅(qū)動(dòng)方程了。為此，將上式改寫(xiě)為：

經(jīng)變形后的邏輯式與JK觸發(fā)器的特性方程對(duì)比，得到各觸發(fā)器的驅(qū)動(dòng)方程為：

根據(jù)電路的狀態(tài)轉(zhuǎn)換圖，畫(huà)出輸出C的卡諾圖(見(jiàn)圖6)，由圖6得到：

C= Q3Q1Q0

圖6　電路輸出的卡諾圖

圖7　邏輯電路圖

5)根據(jù)得到的時(shí)鐘方程、輸出方程和狀態(tài)方程，畫(huà)出邏輯電路圖(見(jiàn)圖7)。6)檢查設(shè)計(jì)的電路能否自啟動(dòng)。將1100、1101、1110和1111這4個(gè)無(wú)效狀態(tài)分別代入狀態(tài)方程，求其次態(tài)，得到完整的電路狀態(tài)轉(zhuǎn)換圖(見(jiàn)圖8)。這4個(gè)無(wú)效狀態(tài)分別經(jīng)過(guò)1個(gè)時(shí)鐘脈沖進(jìn)入到有效循環(huán)，表明電路是可以自啟動(dòng)的。

圖8　完整的電路狀態(tài)轉(zhuǎn)換圖

3結(jié)語(yǔ)

在異步時(shí)序邏輯電路的設(shè)計(jì)過(guò)程中，通過(guò)電路時(shí)序圖的分析可以很方便地確定時(shí)鐘方程，進(jìn)而利用廣泛的約束條件,得到最簡(jiǎn)次態(tài)方程,對(duì)比列出驅(qū)動(dòng)方程,使邏輯電路最簡(jiǎn)化,為異步時(shí)序邏輯電路的設(shè)計(jì)提供了一種新的設(shè)計(jì)思路。設(shè)計(jì)實(shí)例表明, 使用該方法在設(shè)計(jì)和分析異步時(shí)序邏輯電路時(shí)，更加快捷、準(zhǔn)確，并易于理解和接受。該設(shè)計(jì)方法同樣也適用于同步時(shí)序電路設(shè)計(jì),是傳統(tǒng)同步時(shí)序電路設(shè)計(jì)的延伸。教學(xué)實(shí)踐證明，該方法能普遍為學(xué)生所掌握。

參考文獻(xiàn)

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責(zé)任編輯馬彤

The Circuit Self Starting Design of the Improved Method based on the JK Drive Equation

GAO Meirong

(Physics Department, Baoji College of Arts and Sciences, Baoji 721016, China)

Abstract：The Design of asynchronous sequential logic circuit is based on the waveform analysis,and through the state of the circuit transition diagram circuit timing diagram.The flip-flop clock equation is determined by the analysis of the sequence diagram. Obtain state transitions under the action of a clock equation,and fill in the next state karnaugh map.Design the method of output equation and the equation of state by state Karnaugh graph simplification. The method is simple and practical,and can easy be understood and accepted by students.

Key words:asynchronous sequential logic circuit， timing sequence diagram， clock signal

收稿日期：2015-08-31

作者簡(jiǎn)介：高美蓉(1980-)，女，講師，碩士，主要從事應(yīng)用電子技術(shù)教學(xué)等方面的研究。

中圖分類(lèi)號(hào)：TN 79

文獻(xiàn)標(biāo)志碼:A