郝曉明，李　杰，2*，黃玉崗（.中北大學(xué)電子測(cè)試技術(shù)國(guó)防科技重點(diǎn)實(shí)驗(yàn)室，太原03005；2.中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，太原03005）

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基于ADS8568的八路數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)*

郝曉明1，李杰1，2*，黃玉崗1
（1.中北大學(xué)電子測(cè)試技術(shù)國(guó)防科技重點(diǎn)實(shí)驗(yàn)室，太原030051；2.中北大學(xué)儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，太原030051）

摘要：為了提高某慣性測(cè)量單元的精度，需對(duì)其輸出信號(hào)進(jìn)行大量采集以建立誤差模型。該慣性測(cè)量單元不僅包含6路慣性傳感器信號(hào)（3路陀螺和3路加速度計(jì)），還包括兩路溫度傳感器輸出以提供溫度補(bǔ)償，所以設(shè)計(jì)了基于ADS8568的八路數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)采用AD芯片ADS8568，實(shí)現(xiàn)8路模擬信號(hào)的同步采集；以FPGA為主控芯片，控制信號(hào)的采集存儲(chǔ)；以8G bit FLASH為存儲(chǔ)芯片，實(shí)現(xiàn)大容量數(shù)據(jù)的實(shí)時(shí)存儲(chǔ)。經(jīng)實(shí)驗(yàn)驗(yàn)證，該采集系統(tǒng)可以正確采集傳感器輸出數(shù)據(jù)，采集到的數(shù)據(jù)正確有效，可用于誤差建模的分析，具有一定的工程實(shí)用價(jià)值。

關(guān)鍵詞：慣性導(dǎo)航；數(shù)據(jù)采集；ADS8568；FPGA

微慣性測(cè)量單元（MIMU），具有體積小，質(zhì)量輕，可靠性高，價(jià)格低等優(yōu)點(diǎn)，在軍工，航天，民用等領(lǐng)域具有越來越廣泛的應(yīng)用［1-3］。微慣性測(cè)量單元包括微機(jī)械陀螺儀和微加速度計(jì)。其中微機(jī)械陀螺儀的零位和標(biāo)度因數(shù)易受溫度影響［4-5］，為了減小測(cè)量誤差，提高系統(tǒng)測(cè)量精度，一般會(huì)采用兩種方法［6］：第一，提高微慣性儀表的精度，第二，對(duì)測(cè)量單元進(jìn)行測(cè)試，利用軟件進(jìn)行誤差補(bǔ)償［7］。由于慣性儀表的精度提高需要許多新技術(shù)的發(fā)展，所以對(duì)測(cè)量單元進(jìn)行測(cè)試，建立誤差模型，利用軟件進(jìn)行補(bǔ)償就成為主要提高精度的方法。

某微慣性測(cè)量單元為了提高測(cè)量精度，需對(duì)它所輸出的8路傳感器數(shù)據(jù)（包括3路陀螺數(shù)據(jù)，3路加速度計(jì)數(shù)據(jù)，兩路溫度傳感器數(shù)據(jù)）進(jìn)行同步采集和存儲(chǔ)，以便對(duì)數(shù)據(jù)進(jìn)行分析處理，建立誤差模型，進(jìn)行溫度誤差補(bǔ)償。故設(shè)計(jì)了基于ADS8568的數(shù)據(jù)采集系統(tǒng)。

1　總體設(shè)計(jì)

本設(shè)計(jì)是基于ADS8568的8路數(shù)據(jù)采集系統(tǒng)。系統(tǒng)總體包括電源模塊，信號(hào)調(diào)理模塊，AD采集模塊，F(xiàn)PGA控制模塊，F(xiàn)LASH存儲(chǔ)模塊。以FPGA為控制芯片，ADS8568為AD轉(zhuǎn)換芯片，實(shí)現(xiàn)傳感器數(shù)據(jù)的同步實(shí)時(shí)采集存儲(chǔ)。系統(tǒng)總體設(shè)計(jì)圖如圖1所示。

圖1　系統(tǒng)總體設(shè)計(jì)圖

本系統(tǒng)主要設(shè)計(jì)思想為傳感器輸出數(shù)據(jù)經(jīng)調(diào)理模塊調(diào)理后，F(xiàn)PGA模塊控制AD采集模塊對(duì)數(shù)據(jù)進(jìn)行采集，AD轉(zhuǎn)換，轉(zhuǎn)換的數(shù)字量傳輸?shù)紽PGA中進(jìn)行編幀和緩存，然后存入到FLASH模塊中。

2　硬件設(shè)計(jì)

本系統(tǒng)硬件方面主要分為電源模塊，信號(hào)調(diào)理模塊，AD采集模塊，F(xiàn)PGA控制模塊和FLASH存儲(chǔ)模塊。同時(shí)本系統(tǒng)屬于數(shù)?；旌想娐?，其中模擬部分包括電源模塊，調(diào)理模塊和AD采集模塊中8路模擬輸入部分。其它為數(shù)字部分。在進(jìn)行硬件設(shè)計(jì)時(shí)，模擬部分和數(shù)字部分做分離處理。

2.1電源模塊

電源模塊主要為各個(gè)模塊供電，保證各個(gè)模塊的正常工作。根據(jù)各個(gè)模塊的工作電壓，選擇合適的電源芯片。供電電壓為7.4 V，ADS8568需要±5 V供電，F(xiàn)PGA需要3.3 V，2.5 V供電，故電源芯片選擇REG104-5將供電電壓7.4 V轉(zhuǎn)換為5 V電壓，MAX8882將5 V電壓轉(zhuǎn)換為3.3 V和2.5 V電壓，雙極性電源芯片TPS65130轉(zhuǎn)換出±5 V電壓。

由于本系統(tǒng)是數(shù)?；旌想娐罚瑸榱藴p少數(shù)字部分對(duì)模擬部分的影響，整個(gè)系統(tǒng)需要將模擬部分和數(shù)字部分分離，數(shù)字地和模擬地也分離，然后通過一個(gè)0 Ω電阻將數(shù)字地和模擬地連接。

2.2調(diào)理模塊

在電路系統(tǒng)中，根據(jù)系統(tǒng)對(duì)信號(hào)的要求，對(duì)信號(hào)做適當(dāng)?shù)奶幚?，這就是信號(hào)調(diào)理模塊的作用。如對(duì)輸入的模擬信號(hào)進(jìn)行放大、濾波，通過隔離電路則可將電路的前級(jí)與后級(jí)的地線相互隔離。本設(shè)計(jì)中信號(hào)調(diào)理電路的主要功能是對(duì)信號(hào)進(jìn)行增強(qiáng)驅(qū)動(dòng)能力。

為了提高電源利用率，采用TI公司的OPA4340，是一款高輸入阻抗、高增益帶寬（2.2 MHz）、低噪聲（9 nV/Hz）的Rail To Rail的高性能運(yùn)放。由于模擬信號(hào)的輸出范圍在0~5 V之內(nèi)，符合A/D輸入的電壓范圍，所以運(yùn)放采用了電壓跟隨方式，即電壓放大倍數(shù)為AUP=1。

2.3AD采集模塊

AD采集模塊（圖2），就是將外界傳感器信號(hào)的模擬信息，轉(zhuǎn)換為可以被計(jì)算機(jī)存儲(chǔ)和處理的數(shù)字信息的過程［8］。

圖2　AD采集模塊

AD模塊采用ADS8568作為AD轉(zhuǎn)換芯片。ADS8568是TI公司生產(chǎn)的16位AD轉(zhuǎn)換芯片，含有8個(gè)低功耗，真正具有兩極輸入的逐次逼近模數(shù)轉(zhuǎn)換器。可處理振幅高達(dá)±12 V的模擬輸入信號(hào)。能夠支持最大采樣頻率為510 kHz，可以工作在軟件和硬件兩種模式，數(shù)據(jù)可以進(jìn)行串行輸出或并行輸出［9］。

在AD采集電路設(shè)計(jì)中，需要對(duì)芯片關(guān)鍵的引腳進(jìn)行配置。設(shè)計(jì)中，由于工作模式中軟件模式需要配置狀態(tài)寄存器，程序復(fù)雜，故HW/SW接地，A/D工作在硬件模式，通過外部引腳的設(shè)置進(jìn)行器件的配置；為了充分發(fā)揮FPGA處理并行數(shù)據(jù)高速低延時(shí)的特性，故PAR/SER接低電平，控制A/D接口模式，使芯片工作在并行接口模式下，轉(zhuǎn)換數(shù)據(jù)的16 Bit被并行讀出；由于傳感器輸入在0~5 V之間，REFEN/WR接高電平，使能內(nèi)部參考電壓，默認(rèn)為2.5 V；在硬件模式下RANGE/XCLK為模擬電壓輸入選擇引腳，高電平時(shí)模擬端輸入電壓范圍為±2 VREF，其中VREF為參考電壓；CONVST_A/B/C/D為通道A/B/C/D轉(zhuǎn)換開始信號(hào)，此信號(hào)的上升沿開始轉(zhuǎn)換輸入的模擬信號(hào)；BUSY/INT為轉(zhuǎn)換完成信號(hào)。

2.4FPGA模塊

整個(gè)系統(tǒng)的核心部分是FPGA控制模塊，整個(gè)系統(tǒng)的控制，數(shù)據(jù)的傳輸，緩存，寫入以及命令的發(fā)送都由FPGA模塊控制［10］。AD芯片，F(xiàn)LASH芯片所有的控制管腳都與FPGA相連，從硬件上保證FPGA作為控制核心［11］。

FPGA模塊包括時(shí)鐘部分，F(xiàn)PGA控制芯片XC2S30和其配置芯片XCF01S及其外圍電路。時(shí)鐘部分采用20M的晶振提供主時(shí)鐘；考慮到設(shè)計(jì)簡(jiǎn)便，F(xiàn)PGA配置模式為主串模式。由于FPGA可以重復(fù)配置，在軟件調(diào)試階段具有很大的靈活性，大大縮短了設(shè)計(jì)周期。

2.5FLASH存儲(chǔ)模塊

FLASH存儲(chǔ)模塊選取三星公司芯片K9K8G08U0M，此款芯片屬于NAND結(jié)構(gòu)的FLASH，數(shù)據(jù)在掉電后不會(huì)丟失，并且數(shù)據(jù)在10年內(nèi)不會(huì)丟失，芯片可以實(shí)現(xiàn)100 K次的寫/擦出操作。芯片具有編程簡(jiǎn)單，容量大，功耗低，可靠性高等特點(diǎn)。芯片的I/O口即可以作為數(shù)據(jù)的輸入輸出端，也可以作為命令的輸入端，還可以作為地址輸入端。芯片上的寫控制器能自動(dòng)控制所有寫和擦除操作，包括提供必要的重復(fù)脈沖、內(nèi)部確認(rèn)和數(shù)據(jù)空間［12］。

本模塊使用兩個(gè)二極管進(jìn)行供電管理。如圖3所示：寫入數(shù)據(jù)時(shí)系統(tǒng)供電模塊F3.3 V提供3.3 V電壓，經(jīng)過二極管RB1給FLASH供電R3.3 V，此時(shí)讀取模塊供電S3.3 V供電電壓為0，二極管RB2反向截止，防止讀取模塊工作讀取數(shù)據(jù)；讀取數(shù)據(jù)時(shí)由讀取模塊S3.3 V供電3.3 V，經(jīng)過二極管RB2正向?qū)ńoFLASH供電R3.3 V，此時(shí)系統(tǒng)電源模塊供電F3.3 V供電電壓為0，二極管RB1反向截止，防止系統(tǒng)工作寫入數(shù)據(jù)。

圖3　FLASH存儲(chǔ)模塊

3　軟件設(shè)計(jì)

系統(tǒng)軟件部分主要為編寫FPGA控制程序。如圖4所示。主要分為AD采集控制模塊，F(xiàn)IFO緩存模塊，F(xiàn)LASH存儲(chǔ)控制模塊。

圖4　軟件總體設(shè)計(jì)

3.1AD采集控制模塊

AD采集模塊時(shí)序圖如圖5所示。ADS8568的轉(zhuǎn)換由CONVST信號(hào)控制，4個(gè)CONVST信號(hào)控制8個(gè)通道同步采樣。FPGA控制轉(zhuǎn)換信號(hào)CONVST，當(dāng)CONVST上升沿時(shí)，內(nèi)部采樣保持放大器對(duì)輸入信號(hào)進(jìn)行同步采樣，轉(zhuǎn)換開始，BUSY引腳跳變?yōu)楦唠娖?。所有通道的轉(zhuǎn)換時(shí)間最大值均為1.7 μs．轉(zhuǎn)換結(jié)束后，BUSY變?yōu)榈碗娖?。此時(shí)，F(xiàn)PGA控制片選CS選中AD芯片，每次RD信號(hào)變低時(shí)讀取一個(gè)通道的16位數(shù)據(jù)。讀取8次后，就將數(shù)據(jù)通過并行口從數(shù)據(jù)寄存器讀取到FPGA中，F(xiàn)PGA對(duì)數(shù)據(jù)進(jìn)行編幀，送入FIFO中緩存。

圖5　AD采集模塊時(shí)序圖

3.2數(shù)據(jù)緩存模塊

為了保證數(shù)據(jù)的完整性，減小在完成AD轉(zhuǎn)換后數(shù)據(jù)丟失的可能性，故設(shè)計(jì)數(shù)據(jù)緩存模塊FIFO來緩存AD轉(zhuǎn)換后得到的數(shù)據(jù)。本設(shè)計(jì)使用FPGA內(nèi)置的1K×8Bit的RAM用于數(shù)據(jù)緩存。

FIFO即先進(jìn)先出，當(dāng)寫使能置低時(shí)，在寫時(shí)鐘的上升沿將數(shù)據(jù)寫入FIFO；當(dāng)讀使能置低時(shí)，在讀時(shí)鐘的上升沿將數(shù)據(jù)讀出。

由于FIFO中沒有地址指針，可在讀、寫過程中用相應(yīng)的狀態(tài)標(biāo)志位來置位以指示FIFO的狀態(tài)，通過計(jì)算數(shù)據(jù)寫入和讀出的計(jì)數(shù)，來判斷FIFO中的數(shù)據(jù)量：當(dāng)FIFO中有數(shù)據(jù)時(shí)，數(shù)據(jù)一直從FIFO中讀出，寫入FLASH；當(dāng)FIFO中數(shù)據(jù)量為零時(shí)，停止向FLASH中寫入數(shù)據(jù)。

3.3FLASH存儲(chǔ)模塊

FPGA控制FLASH寫入數(shù)據(jù)。具體FLASH寫入流程如圖6所示。

圖6　FLASH寫入流程

每一幀數(shù)據(jù)開始寫入，先由打開命令鎖存命令CLE，寫入命令字80 h，關(guān)閉命令鎖存命令CLE；然后打開地址鎖存命令A(yù)LE，寫入行列地址，關(guān)閉地址鎖存命令A(yù)LE；判斷FIFO中是否有數(shù)據(jù)，若有則將FIFO中編好的數(shù)據(jù)幀寫入FLASH當(dāng)前地址中，若FIFO中沒有數(shù)據(jù)，則等待；寫入后，通過地址鎖存命令的打開和關(guān)閉寫入命令字10 h表示寫入完成。

4　上位機(jī)設(shè)計(jì)

將采集到的數(shù)據(jù)存儲(chǔ)到FLASH中后，還需要對(duì)數(shù)據(jù)進(jìn)行讀取分離來還原采集到的數(shù)據(jù)。上位機(jī)通信與數(shù)據(jù)讀取在文獻(xiàn)［13］中有詳細(xì)說明，本設(shè)計(jì)只說明需要用到的8路數(shù)據(jù)分離。

將數(shù)據(jù)讀取到上位機(jī)后，需根據(jù)FPGA中的編幀，進(jìn)行數(shù)據(jù)處理，還原出傳感器輸出的數(shù)據(jù)。ADS8568以二進(jìn)制補(bǔ)碼的形式輸出16位字。正的滿量程輸出為7FFFh，負(fù)的滿量程輸出為8 000 h，超出滿量程的信號(hào)將仍然用滿量程顯示。故分離程序中數(shù)據(jù)分離按表1計(jì)算分離數(shù)據(jù)。

表1　數(shù)據(jù)分離方法

5　實(shí)驗(yàn)

本設(shè)計(jì)電路進(jìn)行了實(shí)物焊接與調(diào)試，實(shí)物圖如圖7所示。

圖7　實(shí)物圖

用本系統(tǒng)以5000 sps的采樣率采集某慣性組合傳感器（三路陀螺，三路加速度計(jì)，兩路溫度傳感器），采集完成后用上位機(jī)軟件進(jìn)行讀取分離，用MATLAB畫出采集數(shù)值。經(jīng)檢驗(yàn)，采集到的數(shù)據(jù)無錯(cuò)幀丟幀現(xiàn)象，分離后的數(shù)據(jù)正確，有效。如圖8所示，顯示分離出的兩路溫度傳感器輸出。

圖8　溫度傳感器輸出

6　結(jié)束語

本文設(shè)計(jì)了一種基于ADS8568的八路數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)以FPGA為主控芯片，充分實(shí)現(xiàn)FPGA的高速數(shù)據(jù)處理能力；ADS8568為AD轉(zhuǎn)換芯片，進(jìn)行八路傳感器信號(hào)采集，實(shí)現(xiàn)數(shù)據(jù)的同步采集，轉(zhuǎn)換。8G Bit FLASH芯片為存儲(chǔ)芯片，實(shí)現(xiàn)大容量數(shù)據(jù)的存儲(chǔ)。實(shí)踐表明，該系統(tǒng)實(shí)時(shí)性強(qiáng)，采集數(shù)據(jù)正確，有效，能夠滿足一般的工程性應(yīng)用。

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郝曉明（1988-），男，河北邢臺(tái)人，現(xiàn)中北大學(xué)在讀碩士研究生，主要從事微系統(tǒng)集成、慣性測(cè)量方向的研究，15035142604@ 163.com；

李杰（1976-），男，教授，博士生導(dǎo)師。現(xiàn)在中北大學(xué)電子測(cè)試技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室工作，目前的主要研究方向?yàn)槲⑾到y(tǒng)集成理論與技術(shù)、慣性感知與控制技術(shù)、組合導(dǎo)航理論、計(jì)算幾何及智能信息處理等，Lijie@nuc.edu cn。

收稿日期：2015-07-26修改日期：2015-10-22

中圖分類號(hào)：TN108.7

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1004-1699（2016）01-0150-05

項(xiàng)目來源：武器裝備探索研究項(xiàng)目（7131017）