焦佳偉，石云波，鄒　坤

（1.中北大學(xué)電子測試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室，太原030051；2.蘇州中盛納米科技有限公司，江蘇蘇州215123）

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基于FPGA和以太網(wǎng)的多通道數(shù)據(jù)采集系統(tǒng)*

焦佳偉1，2，石云波1*，鄒坤1，2

（1.中北大學(xué)電子測試技術(shù)國家重點(diǎn)實(shí)驗(yàn)室，太原030051；2.蘇州中盛納米科技有限公司，江蘇蘇州215123）

摘要：為了實(shí)現(xiàn)加速度傳感器批量標(biāo)定測試，能讓16個(gè)加速度傳感器同時(shí)并行測試，設(shè)計(jì)了基于FPGA和以太網(wǎng)的多通道數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)以FPGA為核心控制芯片，實(shí)現(xiàn)16路模擬信號的實(shí)時(shí)采集、編幀與數(shù)據(jù)存儲，并通過以太網(wǎng)接口芯片W5300完成與上位機(jī)的通信。整個(gè)系統(tǒng)采用模塊化設(shè)計(jì)，功耗低、采集精度及可靠性高、實(shí)時(shí)性好，已成功應(yīng)用于加速度傳感器批量標(biāo)定測試設(shè)備中。

關(guān)鍵詞：FPGA；以太網(wǎng)；數(shù)據(jù)采集；W5300

項(xiàng)目來源：國家高技術(shù)研究發(fā)展計(jì)劃（863計(jì)劃）資助項(xiàng)目（2013AA041109）

在數(shù)字化的今天，數(shù)據(jù)采集在人們的生活中起著不可或缺的作用，作為信號處理過程中的一個(gè)重要環(huán)節(jié)，數(shù)據(jù)采集已經(jīng)廣泛應(yīng)用于雷達(dá)、聲納、瞬態(tài)信號測試、無線探傷等諸多領(lǐng)域［1-2］。但隨著應(yīng)用的深入，在對一些復(fù)雜的系統(tǒng)進(jìn)行多通道連續(xù)高速數(shù)據(jù)采集時(shí)，對數(shù)據(jù)采集系統(tǒng)的實(shí)時(shí)性和可靠性以及控制精度都有較高的要求，這些復(fù)雜系統(tǒng)的通信方式通常采用USB來與計(jì)算機(jī)通信。目前流行的USB不僅傳輸距離有很大的限制，而且穩(wěn)定性不高，容易掉線，同時(shí)，由于系統(tǒng)電路設(shè)計(jì)不合理、時(shí)鐘偏差等問題，造成數(shù)據(jù)傳輸不穩(wěn)定。

針對以往所發(fā)現(xiàn)的問題，本系統(tǒng)設(shè)計(jì)了以FP?GA為核心控制器，采用能夠長距離傳輸、性能穩(wěn)定的以太網(wǎng)來實(shí)現(xiàn)數(shù)據(jù)傳輸。該系統(tǒng)是在實(shí)際的應(yīng)用背景下設(shè)計(jì)的，通過合理的選取高速、高精模數(shù)轉(zhuǎn)換器，優(yōu)化數(shù)據(jù)采集系統(tǒng)的電路設(shè)計(jì)和時(shí)序設(shè)計(jì)［3］，對16路加速度傳感器數(shù)據(jù)進(jìn)行采集，以便實(shí)現(xiàn)加速度傳感器的批量標(biāo)定測試。

1　系統(tǒng)總體方案設(shè)計(jì)

由于FPGA具有高的時(shí)鐘頻率，運(yùn)行速度快，開發(fā)周期短，集成度高，功耗低，設(shè)計(jì)費(fèi)用低，組成形式靈活等諸多優(yōu)點(diǎn)［4］。因此本系統(tǒng)主控芯片選用Xilinx公司的FPGA Spartan-3系列的XC3S400，整個(gè)系統(tǒng)采用模塊化設(shè)計(jì)。按照技術(shù)指標(biāo)要求設(shè)計(jì)了各功能模塊，主要由FPGA控制模塊、多路傳感器、電源模塊、多路模擬選擇開關(guān)模塊、信號調(diào)理模塊、A/D轉(zhuǎn)換模塊、以太網(wǎng)接口模塊以及上位機(jī)等組成，整體電路框圖如圖1所示。

圖1　數(shù)據(jù)采集電路框圖

多路模擬信號進(jìn)入后，先經(jīng)過一階低通濾波器，去除高頻噪聲，再經(jīng)運(yùn)算放大器進(jìn)行跟隨，通過16選1模擬開關(guān)，多路信號分時(shí)輸出給ADC采集電路，在ADC采集前，對信號進(jìn)行分壓和跟隨調(diào)理，之后進(jìn)入A/D轉(zhuǎn)換器，由FPGA控制模擬開關(guān)進(jìn)行通道切換并控制A/D轉(zhuǎn)換器進(jìn)行數(shù)據(jù)的采樣、量化和編碼［5］，最后將轉(zhuǎn)換后的數(shù)據(jù)通過以太網(wǎng)接口芯片上傳至上位機(jī)，上位機(jī)實(shí)現(xiàn)數(shù)據(jù)的處理和分析。

2　系統(tǒng)硬件設(shè)計(jì)

設(shè)計(jì)要求輸入信號電平為0～5 V，異常時(shí)為-1 V～+7 V設(shè)備不損壞，上電工作時(shí)輸入阻抗Rin≥2 MW。模擬信號輸入接口電路如圖2所示。

圖2　模擬信號調(diào)理電路

電路中輸入端R10（3 M）保證輸入信號開路時(shí)設(shè)備可正常工作，該電路輸入開路時(shí)，輸入端通過R10拉低。運(yùn)放輸入端電阻R4一方面起到限流作用，為了避免信號異常對運(yùn)放造成損壞而串接在輸入端，另一方面R4還可以與C5構(gòu)成一階低通濾波器，用于濾除高頻，信號的截止頻率為

其中運(yùn)放采用ADI公司的四路、軌到軌輸入和輸出、單電源放大器AD8608，選用主要以下3個(gè)原因：

（1）該運(yùn)放單電源供電簡單、少用電源模塊以提高可靠性，可以實(shí)現(xiàn)軌到軌的跟隨。

（2）速度滿足輸入信號要求，可以與后續(xù)的模擬開關(guān)速度及阻抗匹配。

（3）容性負(fù)載驅(qū)動(dòng)能力強(qiáng)，避免出現(xiàn)信號振蕩。

2.2模擬開關(guān)電路設(shè)計(jì)

模擬開關(guān)選用的是ADG706，ADG706具有16路輸入通道，通過選擇EN使能端高低控制端A0-A3的二進(jìn)制編碼來確定所選擇的輸出通道。電路如圖3所示。

圖3　模擬開關(guān)電路

2.3A/D轉(zhuǎn)換電路設(shè)計(jì)

A/D轉(zhuǎn)換電路模塊采用AD7667芯片，AD7667是16位單通道A/D轉(zhuǎn)換器，信號調(diào)理模塊輸出的信號進(jìn)入A/D轉(zhuǎn)換模塊，A/D轉(zhuǎn)換電路模塊原理圖如圖4所示。

圖4　A/D轉(zhuǎn)換電路

模擬信號V1（0-5V）經(jīng)電阻R25、R26進(jìn)行分壓，將0~5 V的信號調(diào)理到AD7667的輸入范圍值V2（0~ 2.5 V），V2經(jīng)過AD8031跟隨后，增加了驅(qū)動(dòng)能力。R27、C2構(gòu)成一階濾波電路，能夠保證運(yùn)放穩(wěn)定驅(qū)動(dòng)A/D轉(zhuǎn)換器的容性輸入負(fù)載，并限制了運(yùn)放的噪聲帶寬，減少噪聲干擾。最后輸出的信號輸入至A/D轉(zhuǎn)換器芯片AD7667［6］。

2.4以太網(wǎng)接口電路設(shè)計(jì)

以太網(wǎng)接口協(xié)議芯片使用WIZnet公司生產(chǎn)的硬件協(xié)議棧芯片W5300，主要硬件連接原理如圖5所示。

圖5　以太網(wǎng)接口電路連接圖

FPGA和W5300的接口信號有數(shù)據(jù)總線、地址總線以及一些控制信號，W5300工作在直接尋址模式下，F(xiàn)PGA通過地址總線可直接訪問W5300內(nèi)部的各個(gè)寄存器或存儲器，直接尋址模式比間接尋址模式具有更高的訪問速度。BITI6EN引腳決定數(shù)據(jù)總線模式：BIT16EN拉高時(shí)為16位寬數(shù)據(jù)總線模式，BITI6EN拉低時(shí)為8位寬數(shù)據(jù)總線模式。本設(shè)計(jì)通過FPGA設(shè)置BITl6EN信號為高電平，實(shí)現(xiàn)16位數(shù)據(jù)總線工作模式，并采用直接尋址模式來實(shí)現(xiàn)數(shù)據(jù)的高速訪問。

在以太網(wǎng)的設(shè)計(jì)中，外部接口的設(shè)計(jì)不可忽視，它關(guān)系到數(shù)據(jù)傳輸?shù)目乖肼暷芰头€(wěn)定性以及傳輸距離：在數(shù)據(jù)傳輸過程中為了增強(qiáng)W5300的差分信號抗干擾能力，防止不同電平通過網(wǎng)線傳輸損壞設(shè)備，W5300與RJ45之間采用網(wǎng)絡(luò)隔離變壓器連接，其支持頻率高達(dá)300 MHz，既能滿足高速以太網(wǎng)的頻率要求，又能有效地保護(hù)接口電路。W5300芯片設(shè)有外置指示燈輸出，當(dāng)網(wǎng)絡(luò)連接成功時(shí)，LIN?KLED引腳輸出低電平；當(dāng)有數(shù)據(jù)包發(fā)送時(shí)，發(fā)送端TXLED輸出低電平，接收端RXLED輸出高電平。通過觀察外置指示燈，可以實(shí)時(shí)顯示以太網(wǎng)的數(shù)據(jù)傳輸動(dòng)態(tài)［7］。

2.5電源電路設(shè)計(jì)

通過LM2576HVS-5產(chǎn)生的+5 V為整個(gè)系統(tǒng)提供電源，其中模擬開關(guān)ADG706、運(yùn)放AD8608、AD7667等芯片直接使用該電源。其他電路使用轉(zhuǎn)換后的電源，主要通過雙路輸出低壓降穩(wěn)壓器TPS70345和低壓差線性穩(wěn)壓芯片AMS1117-2.5，其中TPS70345芯片將5 V電源轉(zhuǎn)換成3.3 V和1.2 V電壓，AMS1117-2.5芯片將5 V轉(zhuǎn)化成2.5 V。為了增強(qiáng)系統(tǒng)穩(wěn)定性，設(shè)計(jì)中增加了濾波電容，對模擬地和數(shù)字地做了隔離處理。

3　數(shù)據(jù)采集的控制邏輯設(shè)計(jì)

在FPGA的控制邏輯下，通過模擬開關(guān)ADG706切換采集通道，模數(shù)轉(zhuǎn)換芯片AD7667采用異步快速采集模式對信號進(jìn)行采集和轉(zhuǎn)換，為了節(jié)約使用FPGA的I/O引腳，降低成本，將A/D轉(zhuǎn)換完成的16位高精度數(shù)據(jù)的高8位和低8位分時(shí)從AD7667的［D7：D0］輸出［8］。

AD7667輸出的數(shù)據(jù)第1時(shí)間存儲在FPGA的內(nèi)部RAM中，通過編幀，以一定的幀格式通過以太網(wǎng)發(fā)送至PC端。具體通信幀格式如表1所示。

表1　通信幀格式

4　系統(tǒng)試驗(yàn)與結(jié)果

試驗(yàn)中用信號發(fā)生器產(chǎn)生波形作為輸入信號，輸入0~3 V、頻率為1 kHz的正弦信號，采集到的部分通道數(shù)據(jù)如圖6所示，通過上位機(jī)軟件進(jìn)行分析，正弦信號波形如圖7所示，橫坐標(biāo)表示采集時(shí)間，縱坐標(biāo)表示采集的電壓，縱坐標(biāo)電壓數(shù)據(jù)與采集數(shù)據(jù)對應(yīng)關(guān)系式：

Δy表示2個(gè)字節(jié)的16進(jìn)制數(shù)據(jù)轉(zhuǎn)換成10進(jìn)制的數(shù)值。測得信號的最大紋波為1.0 mV，系統(tǒng)的采集精度達(dá)到了1‰，頻率穩(wěn)定，幅值精確，很好地還原了輸入信號，系統(tǒng)穩(wěn)定可靠。

圖6　采集的部分通道數(shù)據(jù)

圖7　數(shù)據(jù)采集波形圖

5　結(jié)束語

本設(shè)計(jì)介紹了一種基于FPGA和以太網(wǎng)的多通道數(shù)據(jù)采集系統(tǒng)，該系統(tǒng)采用以太網(wǎng)通信，接口芯片選用集成協(xié)議棧的W5300，節(jié)省了FPGA的資源使用。系統(tǒng)經(jīng)實(shí)驗(yàn)驗(yàn)證，運(yùn)行穩(wěn)定可靠，實(shí)現(xiàn)了多通道加速度傳感器數(shù)據(jù)的采集和傳輸，并且系統(tǒng)結(jié)構(gòu)簡單、成本低廉，具有很高的實(shí)用價(jià)值。

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焦佳偉（1988-），男，漢族，陜西省咸陽人，現(xiàn)為中北大學(xué)在讀碩士研究生，研究方向?yàn)槎嗤ǖ罃?shù)據(jù)采集系統(tǒng)，jwb?jjw@163.com；

石云波（1972-），男，中北大學(xué)副教授，目前主要從事MEMS、微慣性器件等方面的研究，y.b.shi@126.com。

A Dual-Light Screen Bullet Velocity Measuring System Design and Implementation*

JIANG Xudong1，2，LI Jinming1，2*，QIN Li1，2，GAO Genwei1，2，HE Yunze3

（1.National Key Laboratory for Electronic Measurement Technology，North University of China，Taiyuan 030051，China；
2.Key Laboratory of instrumentation Science & Dynamic Measurement of Ministry of Education，North University of China，Taiyuan 030051，China；3.School of Information and Communication Engineering，North University of China，Taiyuan 030051，China）

Abstract：In modern weapons research，high precision measurement of bullet velocity is indispensable，a Dual-Light Screen Velocity Measurement System（LSVMS）was designed which is composed of hardware and software. The system takes FPGA as the control core，implementing the conditioning and acquisition of current signal from front light screen sensor by controling hardware circuit，then the data will be stored and uploaded to the host com?puter through the network port. The design adjusts the signal to zero by software，which solves the problems of insta?bility of adjusting to zero by traditional hardware and uses way of bomb bottom trigger to timing，which improves the accuracy of the velocity of the bullet. Compared with the traditional velocity measurement system，the system is more accurate and more flexible. After several tests and experiments，the system has been successfully applied to the development of a military product.

Key words：LSVMS；FPGA；zero-adjustment by software；bomb bottom trigger

doi：EEACC：7320E10.3969/j.issn.1005-9490.2016.01.036

收稿日期：2015-04-09修改日期：2015-05-06

中圖分類號：TP274

文獻(xiàn)標(biāo)識碼：A

文章編號：1005-9490（2016）01-0168-04