上海交通大學(xué)微納電子學(xué)系 梁卓君 李永博 楊 曉

高精度低功耗12-bit SAR ADC設(shè)計(jì)

上海交通大學(xué)微納電子學(xué)系 梁卓君 李永博 楊 曉

模數(shù)轉(zhuǎn)換器（ADC）是一種將連續(xù)物理量（通常為電壓）轉(zhuǎn)換為代表量化幅度的數(shù)字量的器件。隨著電子技術(shù)的發(fā)展，集成電路成為人類社會(huì)的基礎(chǔ)。集成電路大部分為數(shù)字電路，而自然界信號(hào)為模擬形式，因此ADC的所用十分重要。借由大學(xué)生集成電路設(shè)計(jì)大賽平臺(tái)，我們?cè)O(shè)計(jì)了一款12-bit SAR ADC，它擁有低于100μA 的電流消耗和250KB/s的采樣速度。文章還包含了這款A(yù)DC的版圖設(shè)計(jì)。

SAR ADC；低功耗；高精度

一、設(shè)計(jì)作品整體說(shuō)明

本參賽組的作品為12-bit SAR ADC的設(shè)計(jì)，ADC主要有四個(gè)部分組成：采樣保持模塊（S&H模塊）、比較器模塊（Comparator模塊）、數(shù)模轉(zhuǎn)換器模塊（DAC模塊）、控制邏輯模塊（Control logic模塊）。

圖1 電路頂層模塊的控制及連接關(guān)系

我們?cè)O(shè)計(jì)的12bit SAR ADC中，采樣保持模塊采用了互補(bǔ)的柵壓自舉結(jié)構(gòu)，比較器采用了改進(jìn)的動(dòng)態(tài)比較器結(jié)構(gòu)，DAC模塊采用了共模向下原理的非橋式電容結(jié)構(gòu)，控制邏輯模塊共模向下的異步結(jié)構(gòu)。

經(jīng)過(guò)前仿，電路在五個(gè)工藝角tt、ss、ff、sf、fs下所達(dá)到的性能如下表所示，電路性能以SNR（信噪比）、ENOB（有效位數(shù)）及i（總直流電流）、INL、DNL來(lái)表征。

表1 電路不同工藝角下性能

二、原理圖設(shè)計(jì)說(shuō)明，電路圖，仿真波形截圖

根據(jù)各個(gè)模塊的功能設(shè)計(jì)原理圖，完成功能性仿真并不斷調(diào)整完善。各個(gè)模塊的功能介紹、電路結(jié)構(gòu)及前仿波形如下。

1.采樣保持模塊（S&H模塊）

采樣保持模塊主要完成依據(jù)控制信號(hào)對(duì)輸入信號(hào)進(jìn)行周期性采樣，將采樣后的電平進(jìn)行保持并輸入到后續(xù)的比較器模塊，進(jìn)行后續(xù)的比較與判決。

圖2 采樣保持電路原理圖

表2 采樣保持電路詳細(xì)參數(shù)

S&H單測(cè)ENOB達(dá)到11.5以上，SNR達(dá)到70.96以上，電流為2.34uA。

2.比較器模塊（Comparator模塊）

比較器模塊的主要功能是依據(jù)控制信號(hào)對(duì)兩個(gè)輸入電平進(jìn)行比較判決，其主要完成對(duì)采樣保持模塊采樣的數(shù)據(jù)與DAC生成的標(biāo)準(zhǔn)信號(hào)進(jìn)行數(shù)次比較，從而達(dá)到使其不斷逼近的目的。比較器結(jié)構(gòu)采用了改進(jìn)的動(dòng)態(tài)比較器結(jié)構(gòu)，功耗較低且比較速度較快，可以在10ns內(nèi)完成比較。

圖3 比較器原理圖

表3 比較器詳細(xì)參數(shù)

3.數(shù)模轉(zhuǎn)換器模塊（DAC模塊）

數(shù)模轉(zhuǎn)換器模塊主要功能是依據(jù)控制信號(hào)提供的12-bit數(shù)字位數(shù)，通過(guò)一系列電容陣列將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)，并將模擬信號(hào)輸入到比較器中進(jìn)行比較與判決。

圖4 數(shù)模轉(zhuǎn)換器模塊原理圖

表4 數(shù)模轉(zhuǎn)換器詳細(xì)參數(shù)

上述電容的實(shí)現(xiàn)中，由于0.18工藝的限制，小電容采用電容串聯(lián)的方式實(shí)現(xiàn)，大電容采用電容并聯(lián)的方式實(shí)現(xiàn)。

4.控制邏輯模塊（Control Logic模塊）

控制邏輯模塊是SAR ADC中最重要的模塊之一，它連接著其他的所有模塊，控制著整個(gè)電路的時(shí)序與邏輯?？刂七壿嬆K通過(guò)一系列的控制信號(hào)控制著采樣保持模塊、比較器、數(shù)模轉(zhuǎn)換器的通斷與時(shí)鐘周期，在每一個(gè)采樣周期內(nèi)，它通過(guò)對(duì)比較器的輸出結(jié)果進(jìn)行判決，在下一個(gè)時(shí)鐘周期生成一個(gè)新的DAC輸入信號(hào)與采樣的信號(hào)進(jìn)行比較，從而使得輸入的模擬信號(hào)能夠一步步逼近理想的數(shù)字信號(hào)。本次控制邏輯模塊采用異步邏輯結(jié)構(gòu)，相比同步邏輯結(jié)構(gòu)擁有更快的處理速度和更低的功耗。控制DAC的方式采用共模向下，這樣的目的也是為了進(jìn)一步減小功耗。

圖5 控制邏輯模塊原理

表5 控制邏輯模塊詳細(xì)參數(shù)

控制邏輯模塊中最關(guān)鍵的子模塊是DFF的搭建。

圖6 DFF模塊原理圖

表6 DFF模塊詳細(xì)參數(shù)

5.系統(tǒng)整體仿真

圖7 電路原理圖

圖8 前仿結(jié)果

其中，第1,2行的信號(hào)表示差分輸入的兩個(gè)信號(hào)電平值，這兩個(gè)信號(hào)值經(jīng)過(guò)采樣保持電路的采樣后輸入比較器中，與DAC的輸出值進(jìn)行比較與判決，比較器的結(jié)果輸入控制邏輯模塊中進(jìn)行進(jìn)一步的判決并生成下一個(gè)周期的控制信號(hào)。

圖9 放大后的前仿波形

放大后的波形圖可以比較清晰地看出每個(gè)周期中信號(hào)的變化關(guān)系。第3行信號(hào)表示每個(gè)周期后信號(hào)的變化關(guān)系，從圖中可以看出，隨著時(shí)間的推移，兩個(gè)信號(hào)不斷逼近，這樣經(jīng)過(guò)12個(gè)周期后，采樣的模擬信號(hào)最終轉(zhuǎn)化為數(shù)字信號(hào)，此波形體現(xiàn)了SAR ADC的工作模式。第4行信號(hào)表示比較器的輸出結(jié)果，與第三行信號(hào)相對(duì)應(yīng)，若正輸入端信號(hào)大于負(fù)輸入端信號(hào)，則比較器輸出為1，反之輸出為0。

將前仿波形進(jìn)行采樣并輸出到MATLAB中進(jìn)行處理，可以算出各個(gè)工藝角下的電路性能。電路性能用SNR（信噪比）、ENOB（有效位數(shù)）、i（總直流電流）、INL、DNL來(lái)表示，將各個(gè)電路性能參數(shù)匯總?cè)绫?所示：

表7 電路性能參數(shù)

對(duì)SAR ADC輸出的數(shù)據(jù)進(jìn)行分析，將其波形還原后的頻譜圖如圖10所示。

圖10 SAR ADC波形還原頻譜圖

為了方便計(jì)算和操作，采樣頻率為250k，同時(shí)為了符合采樣公式，對(duì)輸入頻率進(jìn)行了修改為97.9004k 近似100K 對(duì)結(jié)果不會(huì)有很大影響。通過(guò)頻譜圖可以看出，還原后的波形的頻率就在97K左右。

圖11 DNL結(jié)果

三、版圖設(shè)計(jì)說(shuō)明

1.采樣保持模塊（S&H模塊）

S&H電路中有兩個(gè)晶體管的body端需要連接到drain端，較為特殊。其中的NMOS需要置于deep N-well中，PMOS由于body電壓不是VDD，不能與其它PMOS放于同一個(gè)N-well中，也需要單獨(dú)放置。

圖12 采樣保持電路版圖

2.比較器模塊（Comparator模塊）

比較器模塊的電路中，PMOS和NMOS分列上下兩半，因此畫版圖的過(guò)程中將PMOS和NMOS上下排列，便于繪制n-well：

圖13 比較器版圖

3.數(shù)模轉(zhuǎn)換器模塊（DAC模塊）

DAC模塊電路采用了單位電容改變Multiplier的數(shù)值以改變電容值。從兩個(gè)單位電容串聯(lián)形成最小電容開始，到16個(gè)Multiplier為64的單位電容并聯(lián)而成最大的電容，因此在繪制版圖時(shí)，以64個(gè)單位電容為一行，根據(jù)需要，將行與行之間并聯(lián)達(dá)到所需要的電容值。這樣便于將DAC模塊畫成正方形。

圖14 數(shù)模轉(zhuǎn)換器版圖

4.控制邏輯模塊（Control Logic模塊）

控制邏輯中的與門、D-Flip-flop和延時(shí)單元采用封裝后的模塊，這樣可以實(shí)現(xiàn)相同單元的復(fù)制，從而減少版圖繪制的復(fù)雜度。

圖15 控制邏輯版圖

圖16 與門版圖

圖17 D-Flip-Flop版圖

圖18 延遲單元版圖

5.版圖整體

版圖面積：2572*779 um2。

圖19 版圖整體結(jié)構(gòu)

四、DRC&LVS 報(bào)告

1.DRC檢驗(yàn)

采用CSMC018_mixRF_sali_m6_argusDRC.rul規(guī)則文件進(jìn)行檢驗(yàn)，只有density錯(cuò)誤出現(xiàn)，可以后期加dummy解決，故視為檢驗(yàn)正確。

圖20 DRC檢驗(yàn)結(jié)果

2.LVS檢驗(yàn)

采用CSMC018_mixRF_sali_argusLVS.rul規(guī)則文件進(jìn)行檢驗(yàn)，檢驗(yàn)結(jié)果通過(guò)。

圖21 LVS檢驗(yàn)結(jié)果

五、創(chuàng)新點(diǎn)及實(shí)用性

采樣保持電路采用柵壓自舉結(jié)構(gòu)，保證開關(guān)晶體管電導(dǎo)的恒定，并且采用傳輸門互補(bǔ)結(jié)構(gòu)，抵消溝道電荷注入效應(yīng)和時(shí)鐘饋通效應(yīng)的影響，從而使得電路功耗較低，精度較高。為了達(dá)到低功耗的要求，控制邏輯模塊特地采用了異步結(jié)構(gòu)而不是同步結(jié)構(gòu)，同時(shí)，DAC模塊也采用了共模向下而非共模不變的方式。同時(shí)，我們?cè)O(shè)計(jì)了一種特殊的延時(shí)單元，由四個(gè)特殊參數(shù)的反相器構(gòu)成了8ns的延時(shí)，從而滿足各個(gè)模塊之間的配合。同時(shí)，比較器模塊采用了優(yōu)化的動(dòng)態(tài)比較器結(jié)構(gòu)，能在很短的時(shí)間內(nèi)比較出結(jié)果，并且精度較高。

六、設(shè)計(jì)過(guò)程總結(jié)

設(shè)計(jì)的開始階段，我們查閱了很多關(guān)于SAR ADC的論文文獻(xiàn)，了解了SAR ADC的基本原理與工作模式；隨后我們依據(jù)所查閱的資料結(jié)合所學(xué)理論知識(shí)將整個(gè)SAR ADC電路分為采樣保持模塊、比較器模塊、數(shù)模轉(zhuǎn)換器模塊、控制邏輯模塊四個(gè)部分，分別搭建了這些子模塊的電路并將這些子模塊組合成一個(gè)整體電路進(jìn)行功能仿真，在仿真過(guò)程中遇到的問(wèn)題需要我們對(duì)各個(gè)子模塊的邏輯與時(shí)序關(guān)系進(jìn)行一系列的調(diào)整，也使我們對(duì)整個(gè)電路協(xié)同工作的模式與整體功能的運(yùn)作更加熟悉；經(jīng)過(guò)無(wú)數(shù)次的仿真與修改，獲得了最優(yōu)的電路原理圖之后，我們用Aether軟件進(jìn)行版圖的繪制，一開始版圖出現(xiàn)了很多雜亂的錯(cuò)誤，經(jīng)過(guò)認(rèn)真的學(xué)習(xí)與研究，我們一步步克服了問(wèn)題，最終完成了整個(gè)12-bit SAR ADC的設(shè)計(jì)。

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An analog-to-digital converter (ADC) is a device that converts a continuous physical quantity (usually voltage) to a digital number that represents the quantity’s amplitude. With the development of electronic technology, integrated circuits become the base of human society. Because most of the integrated circuits are digital, while the natural signal is analog, the ADC plays an important role. We designed a 12-bit SAR ADC with a current consumption under 100μA and a sampling rate of 250KB/s. The layout of this SAR ADC is included.

SAR ADC, low power consumption, high accuracy