大連東軟信息學(xué)院電子工程系 高錦陽 謝 浩 楊云棋

基于FPGA的高速峰值檢測(cè)模塊設(shè)計(jì)

大連東軟信息學(xué)院電子工程系 高錦陽 謝 浩 楊云棋

本文是根據(jù)2016年集創(chuàng)北方企業(yè)杯賽題要求所設(shè)計(jì)的高速峰值檢測(cè)模塊，可以在 640個(gè)16位寬的有符號(hào)數(shù)里，快速找到最高的5個(gè)峰值的位置，并將5個(gè)峰值點(diǎn)的行坐標(biāo)及列坐標(biāo)作為模塊的輸出。

高速 FPGA ；定位； 比較 ；排序

1 引言

高速峰值檢測(cè)技術(shù)(PDK, Peak Detector)一直都是數(shù)字采集卡與數(shù)字存儲(chǔ)示波器中的關(guān)鍵技術(shù)之一。在日常生產(chǎn)實(shí)踐中，對(duì)最大峰值的檢測(cè)與定位也一直是眾多領(lǐng)域的需求之一。峰值檢測(cè)用來實(shí)現(xiàn)對(duì)尖峰干擾脈沖信號(hào)的捕捉或高占空比信號(hào)的檢測(cè)，以及類似發(fā)生在采樣周期內(nèi)極大的沖擊信號(hào)的檢測(cè)。

峰值檢測(cè)的分模擬與數(shù)字兩種實(shí)現(xiàn)方法，模擬峰值檢測(cè)電路就是一個(gè)特殊的硬件電路，用電容電壓的方法來存儲(chǔ)信號(hào)的峰值，采集速度很慢。相比來說圍繞ADC構(gòu)成的數(shù)字式峰值檢測(cè)器就可以按照一個(gè)更高采樣速度對(duì)信號(hào)進(jìn)行采樣，通過檢測(cè)模塊測(cè)量出極大、極小值存入RAM等待排序與篩選，就此可以實(shí)現(xiàn)高頻信號(hào)的檢測(cè)。

2 賽題分析

2.1 設(shè)計(jì)要求：在640個(gè)16位寬的有符號(hào)數(shù)里，快速找到最高的5個(gè)峰值的位置，并將5個(gè)峰值點(diǎn)的行坐標(biāo)及列坐標(biāo)作為模塊的輸出。640個(gè)數(shù)據(jù)是按照32行20列的方式存儲(chǔ)于單口RAM里。峰值是指該數(shù)據(jù)的絕對(duì)值大于自己周圍的8個(gè)數(shù)據(jù)的絕對(duì)值。

2.2 設(shè)計(jì)指標(biāo)：時(shí)鐘頻率：不能低于30Mhz；時(shí)長：需要的時(shí)間越短越好。

2.3 實(shí)現(xiàn)方式：硬件選用Xilinx公司的V5系列FPGA，軟件使用ISE（www.xilinx.com）

3 高速峰值檢測(cè)模塊的硬件電路設(shè)計(jì)

現(xiàn)場(chǎng)可編程邏輯器件(Field Programmable Gate Array, 簡稱FPGA)是目前被廣泛采用的用于高速及復(fù)雜數(shù)字電路設(shè)計(jì)的大規(guī)?？删幊踢壿嬈骷?是一種純硬件電路,門級(jí)延時(shí)僅僅是納秒單位,可工作在高達(dá)200MHz頻率。而其內(nèi)部邏輯設(shè)計(jì)可采用類似高級(jí)語言的硬件描述語言,給硬件設(shè)計(jì)提供了極大的靈活性。

圖3.1 模塊圖

3.1 模塊說明

3.1.1 添加行列信息模塊：Ram本身為線性儲(chǔ)存結(jié)構(gòu)，并且本身不含有行列信息，本模塊用來取ram中的數(shù)，并且為每個(gè)提取出來的數(shù)據(jù)添加行列信息。

3.1.2 緩存模塊：從前一個(gè)模塊輸出的串行數(shù)據(jù)本身依舊是線性的，本模塊將線性的數(shù)據(jù)儲(chǔ)存為矩陣的形式，該模塊本身也充當(dāng)緩存的作用，提高數(shù)據(jù)讀取效率，每一個(gè)數(shù)據(jù)都會(huì)比較多次，這樣可以避免數(shù)據(jù)重復(fù)讀取。

3.1.3 比較模塊：從前一個(gè)模塊輸出的并行數(shù)據(jù)參與比較，判斷當(dāng)前數(shù)據(jù)的絕對(duì)值是否大于周圍8個(gè)數(shù)據(jù)的絕對(duì)值，如果為真，則輸出數(shù)據(jù)，否則輸出為0。

3.1.4 排序模塊：從前一個(gè)模塊輸出的數(shù)據(jù)進(jìn)行排序，只保留最大的5個(gè)數(shù)據(jù)。

3.1.5 儲(chǔ)存模塊：儲(chǔ)存640個(gè)數(shù)據(jù)的線性儲(chǔ)存器。

3.1.6 7段數(shù)碼管顯示模塊：顯示系統(tǒng)找到最大的五個(gè)數(shù)據(jù)以及對(duì)應(yīng)數(shù)據(jù)的行列信息。

3.1.7 二進(jìn)制數(shù)轉(zhuǎn)BCD碼模塊：用于7段數(shù)碼管的顯示譯碼。

3.1.8 頂層模塊：例化其他子模塊，并且增加按鍵消抖功能（本項(xiàng)目有開始鍵）。

3.2 運(yùn)行原理分析

3.2.1 Ram中的數(shù)據(jù)本身不含有行列信息，利用計(jì)數(shù)器讀取儲(chǔ)存器中的數(shù)據(jù)，同時(shí)同步運(yùn)行行列計(jì)數(shù)器，在讀取數(shù)據(jù)時(shí)，需將數(shù)據(jù)本身和計(jì)數(shù)器的值（行列值）合并存入緩存模塊，這樣就得到了含有行列信息的數(shù)據(jù)。

3.2.2 緩存模塊由4個(gè)寄存器組組成，每個(gè)寄存器組儲(chǔ)存21個(gè)數(shù)據(jù)，最后一列0用于數(shù)據(jù)隔離（因?yàn)楸容^模塊利用3x3九宮格形式，周圍的數(shù)據(jù)地址是以正中間的數(shù)據(jù)的地址為基準(zhǔn)的偏移地址，例如掃描模塊當(dāng)中間掃描到19、39、59這樣的行末尾時(shí)，右邊的數(shù)據(jù)本應(yīng)該為空，但是偏移地址會(huì)跳到當(dāng)前行的下一行，這樣就會(huì)出錯(cuò)），數(shù)據(jù)從第一行依次存入緩存模塊，當(dāng)前兩行存滿時(shí)，比較模塊開始從第一列0地址逐行掃描比較。四行都儲(chǔ)存滿時(shí)，重新從第一行存入，覆蓋原來的數(shù)據(jù)。

圖3.2 緩存模塊

3.2.3 比較模塊為3x3九宮格形式，周圍的數(shù)據(jù)地址是以正中間的地址為基準(zhǔn)的偏移地址，同時(shí)從緩存模塊取數(shù)，利用中間的值和周圍8個(gè)數(shù)據(jù)的值進(jìn)行比較，當(dāng)緩存模塊兩行數(shù)據(jù)儲(chǔ)存滿時(shí)，比較模塊開始運(yùn)行，流程演示如下：

圖3.3 比較模塊

3.2.4 由比較模塊挑選出中間值大于周圍8個(gè)值得數(shù)據(jù)，這些數(shù)據(jù)隨即進(jìn)入排序模塊進(jìn)行排序，使用的原理為流程圖如下：

圖3.3 流程圖

該模塊將5個(gè)排序的數(shù)合并為一個(gè)高位的數(shù)，從左往右依次從大到小排列，一個(gè)數(shù)據(jù)進(jìn)入首先判斷位置“5”是否為空，是的話將數(shù)據(jù)存入位置“5”，否則判斷是否大于位置“5”，是的話除位置“5”以外的部分整體右移后再將數(shù)據(jù)存入位置“5”否則以此類推判斷位置“4”直至最后。

3.2.5 找到最大的5個(gè)數(shù)據(jù)時(shí)，數(shù)據(jù)通過二進(jìn)制轉(zhuǎn)BCD碼模塊轉(zhuǎn)換為BCD碼，采用左移加3的算法實(shí)現(xiàn)轉(zhuǎn)換，步驟：（1）左移要轉(zhuǎn)換的二進(jìn)制數(shù)1位。（2）左移之后，BCD碼分別在個(gè)十百千萬位。（3）如果移位后所在的BCD碼大于等于5，則對(duì)該值加3。（4）繼續(xù)左移直到全部位移完成。轉(zhuǎn)碼之后再通過數(shù)碼管顯示模塊顯示出來，先顯示行列信息，然后顯示數(shù)據(jù)本身

3.2.6 按鍵消抖當(dāng)按鍵按下后，會(huì)出現(xiàn)電平抖動(dòng)，當(dāng)?shù)碗娖骄S持10ms確認(rèn)按鍵被觸發(fā)，使用計(jì)數(shù)器實(shí)現(xiàn)

原理圖：

圖3.4 原理圖

4 高速峰值檢測(cè)模塊的設(shè)計(jì)仿真

設(shè)計(jì)仿真圖如下：

圖4.1 仿真圖一

放大后的圖如下：輸出的數(shù)據(jù)本身還含有行列信息，此結(jié)果專門用于測(cè)試，將數(shù)據(jù)位、行列信息單獨(dú)抽取出來顯示。

圖4.2 仿真圖二

5 高速峰值檢測(cè)模塊的內(nèi)部資源報(bào)告以及時(shí)序報(bào)告

5.1 內(nèi)部資源5.2 時(shí)序報(bào)告

圖5.1 內(nèi)部資源

圖5.2 時(shí)序模塊

6 結(jié)束語

首先考慮如何實(shí)現(xiàn)系統(tǒng)功能，然后進(jìn)行模塊劃分以及模塊內(nèi)部算法實(shí)現(xiàn)，接著進(jìn)行模塊內(nèi)部設(shè)計(jì)并且考慮每個(gè)模塊需要哪些IO以及前后模塊IO的時(shí)序銜接，完畢后每個(gè)模塊單獨(dú)仿真調(diào)試，之后進(jìn)行整體仿真調(diào)試，最后下載到開發(fā)板進(jìn)行測(cè)試對(duì)比是否和仿真結(jié)果相同。

本項(xiàng)目下載到開發(fā)板采用默認(rèn)50MH時(shí)鐘，運(yùn)行正常，所以不需要使用在線邏輯分析儀再進(jìn)行測(cè)試。該項(xiàng)目本身在功能實(shí)現(xiàn)上并沒有用到特別難的算法，難點(diǎn)在與如何在耗費(fèi)一定資源盡可能的提升系統(tǒng)速度，我們仔細(xì)研究每個(gè)模塊的時(shí)序，盡可能不浪費(fèi)每一個(gè)時(shí)鐘周期，提升系統(tǒng)運(yùn)算效率。

[1]閻石.數(shù)字電子技術(shù)基礎(chǔ). 高等教育出版社,2014.

[2]夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程[M].北京航空航天大學(xué)出版社,2008.

[3]易先軍,葉春生.基于FPGA的高速數(shù)字峰值保持器設(shè)計(jì)[M].華中科技大學(xué) 塑性成形模擬與模具技術(shù)國家重點(diǎn)實(shí)驗(yàn)室.湖北 武漢.

高錦陽（1993-），男，內(nèi)蒙古呼和浩特人，大學(xué)本科，現(xiàn)就讀于大連東軟信息學(xué)院電子工程系集成電路設(shè)計(jì)與集成系統(tǒng)專業(yè)。

謝浩（1994-），男，山西陽泉人，大學(xué)本科，現(xiàn)就讀于大連東軟信息學(xué)院電子工程系集成電路設(shè)計(jì)與集成系統(tǒng)專業(yè)。

楊云棋 (1996-) ，男，遼寧法庫人， 大學(xué)本科，現(xiàn)就讀于大連東軟信息學(xué)院電子工程系集成電路設(shè)計(jì)與集成系統(tǒng)專業(yè)。