東南大學信息科學與工程學院 李曉興 楊麗娟 楊靖文

12位高精度低功耗SAR ADC設計

東南大學信息科學與工程學院 李曉興 楊麗娟 楊靖文

本文基于華潤上華0.18um CMOS工藝，設計了一款200kS/s、12bit高精度低功耗逐次逼近型模數(shù)轉換器(Successive Approximation Register ADC,SAR ADC)。本文采用線性度高的柵壓自舉開關提高精度；采用改進型分段電容結構，并提出非單調開關切換方案，減小了面積和功耗；采用動態(tài)比較器減小功耗；采用改進異步時序，減小關鍵路徑延時。前仿結果表明：在200kS/s采樣速率下有效位數(shù)為11.1bit，信號噪聲失真比為68.5dB，平均電流11.7uA。

逐次逼近型模數(shù)轉換器；改進分段電容結構；非單調開關切換；改進異步時序

0 引言

逐次逼近型模數(shù)轉換器（SAR ADC）以其低功耗、小面積、結構簡單等優(yōu)點被廣泛應用于現(xiàn)代超大規(guī)模集成電路與片上系統(tǒng)中，此外，SAR ADC功耗隨采樣速率而改變，這對于低功耗應用或者不需要連續(xù)采集數(shù)據的應用非常有利[1]，因而，開展高精度低功耗SAR ADC的研究與設計，對低功耗的系統(tǒng)設計和應用具有重要意義。

近年來許多工作致力于降低SAR ADC的動態(tài)功耗，在傳統(tǒng)二進制電容陣列DAC的基礎上進行改造，提出了許多新穎的DAC結構和開關切換方式[2]，大大降低了ADC的整體功耗。近年來提出的降低DAC開關能量的方案有步進式電荷重分配結構[3]、分段電容結構[4]、能量節(jié)省型開關切換方式[5]、單向開關切換方式[6]、基于共模電壓的電荷重分配結構[7]以及無源電荷分享結構[8]等等。

本文的主要目標是設計一款高精度低功耗ADC，文章從功耗和面積的角度出發(fā)，通過對傳統(tǒng)SAR ADC的結構進行改進和完善，提出更加適合低功耗應用領域的新型結構和開關切換方案，同時采用異步時序控制技術代替?zhèn)鹘y(tǒng)的同步時序控制，減小關鍵路徑延時，進一步降低功耗。

1 電路設計

1.1 ADC架構

本文采用的ADC架構如圖1.1.1所示，主要包括數(shù)模轉換器（Digital to Analog Converter, DAC）、柵壓自舉開關、比較器以及SAR 控制邏輯單元。

圖1.1.1 12位SAR ADC整體電路框圖

整個電路工作過程如下：（1）當兩個采樣開關導通，電容陣列最高位電容下極板連接低電平Vref-，本設計中Vref-取1.15V，其它位電容下極板均連接高電平Vref+,本設計中Vref+取2.15V，電路進入采樣階段。這種開關時序可以減小功耗，，具體原因將在下一小節(jié)中提及。（2）采樣結束后，采樣開關斷開，DAC輸出至比較器的信號為采樣的差分信號，即Vdacp=Vip和Vdacn=Vin。比較器隨即開始對Vdacp和Vdacn進行第一次比較，得到最高位MSB的結果。（3）SAR控制邏輯根據MSB的結果，改變電容陣列開關切換，使得DAC進行電荷重分配。當Vdacp>Vdacn時，N端最高位電容開關由Vref-切換到Vref+，待充放電結束后，Vdacn增大。反之，Vdacp

至此，系統(tǒng)完成了一次完整的模數(shù)轉換。

圖1.2.1 采用非單調時序3位SAR ADC的開關功耗示意圖

1.2 DAC

1.2.1 DAC結構設計

DAC模塊電路在SAR ADC中是一個很重要的部分，本設計采用改進型分段電容式結構，電路不需要設計獨立的采樣保持電路，與傳統(tǒng)分段電容式結構相比，有以下幾點改進：（1）采用了全差分結構；(2)減少了一位電容，采用“先比較，再變化”的結構，有效控制了面積的增大，同時減小了整個電容陣列的功耗。

1.2.2 開關切換方案

電容陣列的功耗是決定SAR ADC整體功耗的最主要因素，為了顯著減小電容陣列的功耗，本設計提出了一種非單調的開關切換方案：采樣階段，最高位電容的下極板接負基準電壓Vref-,其它位電容下極板接正基準電壓Vref+,同時上極板對輸入信號進行采樣，采樣結束后，采樣開關斷開。這種開關時序相比于傳統(tǒng)單調電容開關時序主要有兩點優(yōu)勢：減小功耗和共模電平變化，下面將對這兩點優(yōu)勢作詳細說明。

（1）減小功耗

以3位SAR ADC為例，圖1.2.1給出了使用本文提出的非單調時序的開關功耗示意圖。

采樣結束后，采樣開關斷開，比較器直接進行第一次比較，這一步不消耗開關能量。如果Vip大于Vin，則MSB=1，同時與比較器負輸入端相連電容陣列的最大的電容接Vref；否則MSB=0，同時與比較器正輸入端相連電容陣列的最大電容接Vref，其余電容接法保持不變，這一步消耗的能量為：

與傳統(tǒng)的單調電容開關時序不同，這一步仍然不消耗開關能量，此時最高位需要的開關能量由后面的低位電容提供，其余各位消耗的量相同。由于功耗與電容成正比，所以最高位開關切換時消耗的能量最大，因此本文采用的非單調開關時序大大降低了功耗。

（2）減小共模電平變化

圖1.2.2是轉換過程中DAC差分輸出的變化圖，其中：（a）是單調開關切換；（b）是本設計采用的非單調開關切換，可以看出單調開關切換DAC的輸出始終是單調增加的，每次只有一個輸出端變化，共模電平變化范圍大。而本設計采用的非單調開關切換方法，只有第一個比較周期結束后，DAC一端的輸出增加，另一端不變，其余周期均是一端減小，另一端不變，這樣共模電平的變化范圍小，并且確保DAC的輸出在比較器的輸入范圍內。

圖1.2.2 兩種開關切換方法的DAC差分輸出變化圖

1.3 柵壓自舉開關

圖1.3.1 柵壓自舉開關原理圖

如圖1.3.1所示，本文采用了一種柵壓自舉開關電路。與傳統(tǒng)的CMOS開關相比，柵壓自舉開關在輸入信號電壓變化時，電路可保證開關MOS管柵源電壓不變。從而保證等效導通電阻不變。提高整個電路的線性度。

1.4 比較器

傳統(tǒng)的動態(tài)比較器如圖1.4.1所示，圖中M1、M2是差分輸入管，M3～M6構成交叉耦合對，加速比較，比較器的工作狀態(tài)通過時鐘信號CLK控制，當CLK為低電平時，比較器進入復位狀態(tài)輸出端被復位到高電平。CLK為高電平時，比較器開始比較。

圖1.4.1 傳統(tǒng)的動態(tài)比較器原理圖

圖1.4.2 改進型的動態(tài)比較器原理圖

本文采用的動態(tài)比較器在傳統(tǒng)動態(tài)比較器的基礎上進行修改，改進后的動態(tài)比較器電路原理圖如圖1.4.2所示，改進型的結構相較于傳統(tǒng)結構使用了更多的NMOS開關，減少了PMOS開關，使用M11替代了圖1.4.1中的PMOS復位開關M9，M10。

在比較器的噪聲方面，改進型的動態(tài)比較器可以顯著地減小踢回噪聲對比較器的影響，在比較器中，輸入差分對漏端電壓的變化將會產生很大的，并且還可能會使差分對的工作區(qū)域發(fā)生變化從而使其柵端電壓發(fā)生變化產生踢回噪聲。在本文所使用的結構中，M9,M10顯著減小了首尾相連的反相器對輸入差分對產生的踢回噪聲。

在功耗方面，改進型的動態(tài)比較器結構相較于傳統(tǒng)結構，不僅節(jié)省了復位期間的比較器功耗，并且從理論分析[9]可知，比較器的比較時間提高了大約45%，由于本文的ADC使用的是異步時序結構，所以快速的比較周期有利于在相同的采樣周期下可以減少工作時間，從而進一步地降低功耗。

1.5 數(shù)字邏輯電路

SAR ADC控制電路從總體上來說包括同步和異步兩種。同步控制電路需要一個頻率大約為(N+1)*fs的內部時鐘，并且轉換時每步轉換消耗的時間是一樣的。異步控制電路系統(tǒng)時鐘頻率和系統(tǒng)轉換速率相等，采樣完后SAR ADC自動產生轉換所需的時鐘。為減小功耗，本設計采用了異步控制方法。同時相比于傳統(tǒng)的異步邏輯電路，本設計減少了關鍵路徑上的中間控制信號，以此來減小關鍵路徑延時，使電路工作速度更快。

圖1.5.1給出了從比較器到DAC直接控制的信號轉移路徑，通過這種方式可以有效地減小控制信號對整個比較周期的影響，從而縮短比較時間。只要給出鎖存器的En信號和Rst信號就可以使整個電路工作起來。

Rst信號可直接接采樣信號，使其在采樣階段復位。En信號則必須由控制邏輯來實現(xiàn)。

圖1.5.2給出了本次設計所采用的異步邏輯的電路框圖。比較器時鐘信號clkc由采樣時鐘信號Clks，比較器輸出有效信號Valid以及12次比較完成信號Clk13共同決定，而EN信號由每次比較開始和結束的信號共同決定。

圖1.5.1 從比較器到DAC直接控制的信號轉移路徑

圖1.5.2 異步邏輯時序控制電路示意圖

2 仿真結果

完成各個模塊的設計后，按照圖1.1.1系統(tǒng)框圖所示，組合完成SAR ADC電路，對該電路進行系統(tǒng)仿真，采樣點數(shù)128個點，最終的電路前仿真結果如圖2.1所示。ADC功耗及平均電流如圖2.2所示?？傠娐钒鎴D如圖2.3所示。

圖2.1 ADC輸出matlab仿真結果

圖2.2 ADC功耗及平均電流

仿真結果表明，采樣頻率為200kS/s時，有效位數(shù)ENOB為11.1bit，信號噪聲失真比SNDR為68.5dB，無雜散動態(tài)范圍SFDR為78.5dB，平均電流11.7uA。

Design of 12-bit High Precision Low Power SAR ADC

Li Xiaoxing，Yang Lijuan，Yang Jingwen
(School of Information Science and Engineering, Southeast University, Nanjing 211189, China)

A 200kS/s, 12bit high precision low power SAR ADC is designed in this paper using CSMC 0.18um process. Bootstrapped switch with high linearity is adopted to improve the accuracy; Improved segmented capacitive structures and non-monotonic switching scheme are proposed in order to reduce the area and power consumption; Dynamic comparator is used to lower the static power consumption; Improved asynchronous timing can reduce the delay of the critical path. The simulation results show that: when sampling speed is 200kS/s, the effective number of bits is 11.1bit, signal to noise and distortion is 68.5dB and the average current is 11.7uA.

SAR ADC; Improved segmented capacitive structures; Non-monotonic switching scheme; Improved asynchronous timing