譚家杰

(衡陽師范學(xué)院 物理與電子工程學(xué)院，湖南 衡陽 421002)

基于FPGA的增量調(diào)制研究

譚家杰

(衡陽師范學(xué)院 物理與電子工程學(xué)院，湖南 衡陽 421002)

PCM 存在帶寬大、比特率高的缺點(diǎn)，可用增量調(diào)制(ΔM調(diào)制)代替它。介紹了增量調(diào)制的基本概念及調(diào)制原理，分析了調(diào)制不產(chǎn)生過載的條件，提出了用Altera的FPGA器件實(shí)現(xiàn)的方法。設(shè)計(jì)制作了這種調(diào)制的硬件、軟件。通過Signal Tap II在線調(diào)試，用示波器測試波形，結(jié)果表明硬件穩(wěn)定，軟件可靠，調(diào)制信號速率可達(dá)20kpbs，系統(tǒng)性能較好。

FPGA；ΔM調(diào)制；PCM調(diào)制；在線調(diào)試

0 引 言

通信系統(tǒng)信源可分為數(shù)字、模擬兩類，數(shù)字信源一般是模擬信源經(jīng)采樣、量化、編碼轉(zhuǎn)換成數(shù)字信號傳輸?shù)腫1]。數(shù)字信源可以編成如ASCII(American Standard Code for Information Interchange)，EBCDIC碼(Extended Binary Coded Decimal Interchange Code)的格式，然后對其進(jìn)行加密、信道編碼進(jìn)行傳輸。PCM(Pulse Code Modulation)是數(shù)字通信的編碼方式之一，并廣泛用于數(shù)字通信系統(tǒng)[2-3]。但是，PCM存在傳輸占有更大帶寬的缺點(diǎn)，為降低傳輸比特率，可以采用差分脈沖調(diào)制的方法對其進(jìn)行改進(jìn)。將前一采樣值作為預(yù)測值，當(dāng)前采樣值與它的差值進(jìn)行編碼傳輸。如果僅采用一位對當(dāng)前值與前一值進(jìn)行編碼，就是增量調(diào)制(ΔM)[4-5]。增量調(diào)制研究方法主要有模擬仿真法和硬件實(shí)現(xiàn)法。模擬仿真法是運(yùn)用matlab、system view軟件對調(diào)制性能進(jìn)行研究[6-8]。硬件實(shí)現(xiàn)法主要集中在連續(xù)的模擬信號進(jìn)行A/D采樣，用單片機(jī)實(shí)現(xiàn)[9-10]。增量調(diào)制與PCM相比，具有結(jié)構(gòu)簡單、傳輸比特率高、抗干擾性能強(qiáng)，廣泛用于軍用、民用部門的通信[11]。論文在研究增量調(diào)制原理的基礎(chǔ)上，提出了可編程邏輯器件FPGA(Field Programmable Gate Array)實(shí)現(xiàn)的方案，具有速度快，編碼靈活等優(yōu)點(diǎn)。

1 原理分析

PCM調(diào)制占用更大的帶寬，原因是信號的抽樣值范圍大，導(dǎo)致數(shù)字傳輸需要較多的編碼位數(shù)。為了降低編碼信號的比特率及帶寬，法國工程師De Loraine提出了一種新的差分調(diào)制方法，即增量調(diào)制(ΔM)。它是差分脈沖調(diào)制的一種特例，基本思想是對當(dāng)前抽樣值與預(yù)測值的差進(jìn)行1比特編碼[5]。ΔM調(diào)制的工作原理可以用如圖1所示框圖來描述[1]。

圖1 增量調(diào)制編碼器

根據(jù)圖1，求出抽樣值與預(yù)測值之差為：

(1)

圖2 增量調(diào)制譯碼

譯碼采用圖2原理，當(dāng)接收的編碼值為“1”時(shí)，將前一個(gè)預(yù)測值σ加輸出；接收為“0”，則將預(yù)測值減輸出。也可用積分器加低通濾波實(shí)現(xiàn)，階梯型信號通過低通濾波器平滑輸出。

(2)

若考慮輸入信號為正弦信號，采樣速率滿足如下公式就不會出現(xiàn)過載現(xiàn)象。

(3)

式中A為信號的最大幅值，f為信號的頻率，σ為量化臺階。當(dāng)采樣速率滿足(3)時(shí)，可用控制器和數(shù)模轉(zhuǎn)換器件實(shí)現(xiàn)增量調(diào)制的譯碼。

2 系統(tǒng)組成

2.1 硬件模塊

硬件模塊有控制器、模數(shù)轉(zhuǎn)換、數(shù)模轉(zhuǎn)換?？刂颇K采用Altera公司的EP2C5T144C8NFPGA器件，主要完成功能：(1)控制A/D器件進(jìn)行模數(shù)轉(zhuǎn)換，完成增量調(diào)制編碼。(2)控制D/A器件進(jìn)行數(shù)模轉(zhuǎn)換，完成增量調(diào)制譯碼。(3)產(chǎn)生位同步信號。

A/D模塊采用德州儀器TLC2543模數(shù)轉(zhuǎn)換器，它屬于CMOS開關(guān)電容逐次逼近型12位器件?？刂戚斎攵丝谟校浩x、輸入時(shí)鐘、地址輸入端。輸出端口：轉(zhuǎn)換完成、數(shù)據(jù)輸出，相對并行器件需要的端口少得多。它具有通道多、精度高、速度快、使用靈活的特點(diǎn)，為設(shè)計(jì)者提供了一種高性價(jià)比的選擇。TLC2543為單一5伏電源，F(xiàn)PGA的IO電壓為3.3伏，設(shè)計(jì)TLC2543的接口電路需考慮電平轉(zhuǎn)換問題。系統(tǒng)采用簡單的解決辦法，對于TLC2543的輸入端口，如片選、時(shí)鐘、地址命令輸入應(yīng)將其通過電阻上拉至5伏；輸出端口可串聯(lián)電阻接FPGA的IO。特別注意的是轉(zhuǎn)換完成端口(EOC)一定要與FPGA相連接，并作為控制端口，否則不能達(dá)到預(yù)期目的。

D/A模塊選擇德州儀器TLV5619數(shù)模轉(zhuǎn)換器，是12位并行器件，控制端口：片選(CS)、寫使能(WE)、低功耗(PD)、異步數(shù)據(jù)更新(LDAC)，并行輸入數(shù)據(jù)(D0-D11)。設(shè)計(jì)時(shí)需注意將模擬通道盡量縮短以防止信號的反射；數(shù)字通道與模擬通道要保持一定距離，以避免數(shù)字信號耦合到模擬通道；最后需注意器件與FPGA的連接方式，解決方式可以參考TLC2543的方案完成。

系統(tǒng)的主控器件為Altera的CycloneII型FPGA，設(shè)計(jì)電路時(shí)輸入時(shí)鐘和復(fù)位要使用全局時(shí)鐘管腳；設(shè)計(jì)下載口采用JTAG方式，主動配置則可有可無。為保證正常下載程序，F(xiàn)PGA的特殊管腳nCongfig、nConfig-Done、nStatus、TDO、TMS需上拉至3.3伏；TCK、nCE則下拉至地；MSEL0、MSEL1接地；IO電源、內(nèi)核電源、鎖相環(huán)電源必須用0.1uF電容去耦。設(shè)計(jì)制作的硬件實(shí)物見圖3。

圖3 增量調(diào)制系統(tǒng)實(shí)物圖

2.2 軟件模塊

軟件編程語言為VHDL，程序設(shè)計(jì)方法為有限狀態(tài)機(jī)進(jìn)程，包括分頻進(jìn)程、ΔM編碼進(jìn)程和ΔM譯碼進(jìn)程。編碼進(jìn)程嚴(yán)格遵循TLC2543的時(shí)序，即16個(gè)時(shí)鐘傳輸，傳輸?shù)母呶辉谇?、片選為低電平；譯碼進(jìn)程參照TLV5619的時(shí)序。

TLC2543的技術(shù)指標(biāo)表明，它的輸入時(shí)鐘最大值為4.1MHz，TLV5619的數(shù)字輸入時(shí)鐘頻率相對高很多，因此，分頻進(jìn)程輸出的時(shí)鐘不能高于TLC2543的最大值。分頻進(jìn)程采用計(jì)數(shù)方法，并將分頻時(shí)鐘作為編碼進(jìn)程的輸入時(shí)鐘。

ΔM編碼進(jìn)程采用單一進(jìn)程的有限狀態(tài)機(jī)，設(shè)定了兩個(gè)狀態(tài)變量ADC_state和Delta_state，前者實(shí)現(xiàn)模數(shù)轉(zhuǎn)換，后者實(shí)現(xiàn)ΔM編碼信號的輸出。ADC_state共有5個(gè)狀態(tài)，實(shí)現(xiàn)功能為選擇輸入地址、轉(zhuǎn)換方式以及讀取本次轉(zhuǎn)換數(shù)據(jù)，它們都是在EOC=“1”時(shí)完成狀態(tài)轉(zhuǎn)移的。Delta_state也有5個(gè)狀態(tài)，是在EOC=“0”情況下完成狀態(tài)轉(zhuǎn)移。將轉(zhuǎn)換完成的數(shù)據(jù)從寄存器中讀出與先前的數(shù)據(jù)對比，決定編碼輸出的電平。隨著Delta_state狀態(tài)改變，F(xiàn)PGA將增量調(diào)制信號和位同步信號在FPGA的固定管腳輸出。

ADC_state分五個(gè)狀態(tài)，主要完成的工作如下：

狀態(tài)0：片選TLC2543_CS、時(shí)鐘TLC2543_CLK賦初值“0”；TLC2543_INPUT輸入16位地址指令“0000110000000000”，前4位“0000”表示選擇通道0?！?1”選擇輸出16位，接下的“00”表示高位在前，輸出單極性信號，后8位“00000000”無實(shí)際意義。設(shè)置變量INDEX:=15對16位命令串行計(jì)數(shù)，16位命令在時(shí)鐘作用下串行輸出至TLC2543的地址輸入端。Delta_state賦值“0”，ADC_state:=“1”，下一個(gè)的時(shí)鐘上升沿來時(shí)程序跳轉(zhuǎn)至狀態(tài)1。

狀態(tài)1：此處僅有一條語句：ADC_state:=2，其作用是跳到狀態(tài)2。

狀態(tài)2：將INDEX減1計(jì)數(shù)，TLC2543_CLK<=“0”。當(dāng)16位指令串行發(fā)送完畢跳到狀態(tài)4，否則跳到狀態(tài)3。

狀態(tài)3：TLC2543_CLK<=“1”，把轉(zhuǎn)換完成的數(shù)據(jù)讀1位放到FPGA的寄存器，再跳到狀態(tài)2。

狀態(tài)4：TLC2543_CLK<=“1”，讀模數(shù)轉(zhuǎn)換寄存器中的最后1位，并賦延時(shí)數(shù)，跳到狀態(tài)5。

狀態(tài)5：延時(shí)10個(gè)時(shí)鐘，完成后跳到狀態(tài)0。

Delta_state也分為5個(gè)狀態(tài)，狀態(tài)0，輸出位同步信號“0”，跳到狀態(tài)1。狀態(tài)1將本次采樣值與上次采樣值比較并編碼，跳到狀態(tài)2，位同步信號輸出“1”。狀態(tài)2，3，4僅僅改變狀態(tài)。狀態(tài)5，輸出位同步低電平，狀態(tài)變量不做改變，從而達(dá)到采樣一次輸出一個(gè)增量編碼的效果。

ΔM譯碼進(jìn)程同樣為單一進(jìn)程的有限狀態(tài)機(jī)，分成5個(gè)狀態(tài)，設(shè)置DAC_state變量。系統(tǒng)復(fù)位時(shí)，狀態(tài)變量賦值“0”，片選端TLV5619_CS<=“1”，寫使能端TLV5619_WE<=“1”，異步數(shù)據(jù)更新TLV5619_LDAC<=“1”。各狀態(tài)完成的工作如下：

狀態(tài)0，片選端TLV5619_CS<=“0”，選中數(shù)模轉(zhuǎn)換器跳到狀態(tài)1。

狀態(tài)1，寫使能端TLV5619_WE<=“0”，根據(jù)輸入編碼求輸出數(shù)據(jù)，跳到狀態(tài)2。

狀態(tài)2，根據(jù)編碼值求出12位數(shù)據(jù)并行輸出，跳到狀態(tài)3。

狀態(tài)3，寫使能端TLV5619_WE<=“1”，跳到狀態(tài)4。

狀態(tài)4，異步數(shù)據(jù)更新TLV5619_LDAC<=“0”跳到狀態(tài)5。

狀態(tài)5，片選端TLV5619_CS<=“1”，TLV5619_LDAC<=“1”，跳到狀態(tài)0。

3 測試結(jié)果

3.1 SignalTap II測試結(jié)果

隨著微電子技術(shù)、封裝技術(shù)的發(fā)展，傳統(tǒng)的探針法測試系統(tǒng)功能越來越困難，嵌入式邏輯分析儀能提供高效的解決方案。Altera公司的SignalTapII硬件調(diào)試工具利用FPGA的內(nèi)部資源，可在片上直接調(diào)試系統(tǒng)，為FPGA的程序調(diào)試提供了極大方便[12]。QuartusII軟件通過邊界掃描可以捕獲和顯示信號，并通過JTAG口送SignalTapII邏輯分析儀，為調(diào)試者提供實(shí)時(shí)數(shù)據(jù)來觀察程序運(yùn)行是否正確[13]。TLC2543進(jìn)行模數(shù)轉(zhuǎn)換，器件的接口為串行接口，存在控制端口多，輸入有片選端、時(shí)鐘輸入端、地址命令輸入端。采樣時(shí)序有8時(shí)鐘、12時(shí)鐘、16時(shí)鐘的，用VHDL編寫數(shù)據(jù)轉(zhuǎn)換程序復(fù)雜。如果不符合預(yù)定時(shí)序，則不能正確獲得數(shù)據(jù)。為了保證程序能正確操作TLC2543，在系統(tǒng)硬件調(diào)試時(shí)采用了SignalTapII工具，調(diào)試步驟如下：

(1)創(chuàng)建STP文件，在File菜單或Tools菜單下新建一個(gè)SignalTap文件。

(2)在SignalTap的Setup標(biāo)簽頁中將要觀察的節(jié)點(diǎn)或總線添加至列表。

(3)設(shè)置邏輯分析儀的采樣時(shí)鐘，它決定了顯示信號的分辨率，可采用全局輸入時(shí)鐘作為觸發(fā)信號。根據(jù)FPGA芯片設(shè)置采樣深度為2k。設(shè)置觸發(fā)類型為上升沿觸發(fā)，最后選擇觸發(fā)級數(shù)為10級。

(4)完成上述設(shè)置后重新編譯程序；設(shè)置編程硬件(注意用JTAG口)，選擇目標(biāo)器件，要把邏輯分析儀的編程文件(.sof)下載至FPGA芯片。

(5)查看采樣數(shù)據(jù)。單擊運(yùn)行邏輯分析儀，當(dāng)設(shè)置的觸發(fā)條件滿足時(shí)，SignalTap邏輯分析儀開始捕獲數(shù)據(jù)，根據(jù)數(shù)據(jù)分析是否與預(yù)期信號是否一致，從而判斷程序是否存在問題。

硬件系統(tǒng)中的模數(shù)轉(zhuǎn)換程序?qū)崿F(xiàn)的困難最大，為了測試系統(tǒng)是否采集到信號，采用SignalTap邏輯分析儀對編碼信源調(diào)試。將器件的相關(guān)端口添加至文件，按照上述5步調(diào)試步驟得到圖4波形。TLC2543_CLK為轉(zhuǎn)換時(shí)鐘，TLC2543_CS為片選、TLC2543_EOC為轉(zhuǎn)換完成端口、TLC2543_OUTPUT為地址命令輸出端、TLC2543_INPUT為轉(zhuǎn)換完成的數(shù)據(jù)輸入端。轉(zhuǎn)換時(shí)鐘為16個(gè)，地址命令端輸出16位命令來選擇轉(zhuǎn)換通道、輸出數(shù)據(jù)位數(shù)、位序、極性等功能，同時(shí)數(shù)據(jù)輸入端讀出上一次轉(zhuǎn)換完成的數(shù)據(jù)。在轉(zhuǎn)換完成端為高電平、片選為低電平的情況下，TLC2543_OUTPUT輸入地址命令到TLC2543。其中前4個(gè)時(shí)鐘TLC2543_OUTPUT輸出低電平，說明下次AD轉(zhuǎn)換是通道0。第4個(gè)時(shí)鐘下降沿，TLC2543_OUTPUT連續(xù)輸出兩個(gè)高電平，對應(yīng)的功能是16位數(shù)據(jù)輸出，后續(xù)10個(gè)時(shí)鐘TLC2543_OUTPUT輸出全部為“0”，其中第一個(gè)“0”為高位在前，后一個(gè)“0”為輸出數(shù)據(jù)位單極性。TLC2543_EOC為低電平，表示轉(zhuǎn)換中，程序設(shè)計(jì)時(shí)采用延時(shí)等待，它與片選端變高相差不大，說明延時(shí)比較精確。判斷是否采集到數(shù)據(jù)，將模擬信號的輸入端接正弦信號，觀察TLC2543_INPUT是否變化，如果一直不變則說明未采樣到數(shù)據(jù)，此時(shí)需修改硬件程序。圖4的波形滿足TLC2543的時(shí)序要求，并且采樣的數(shù)據(jù)輸入端口一直在變化，因此可以判定程序沒有問題。

模數(shù)轉(zhuǎn)換程序調(diào)試通過后，再進(jìn)行ΔM調(diào)制編碼輸出功能的調(diào)試，也就是編碼和同步時(shí)鐘輸出。圖5中的Delta_clk為同步時(shí)鐘，Delta_OUT為增量調(diào)制的編碼輸出。當(dāng)前采樣值從TLC2543中讀出后便與前一采樣值進(jìn)行對比，當(dāng)前值大于前值輸出高電平，否則輸出低電平。圖5的同步時(shí)鐘是在TLC2543_CLK時(shí)鐘的下降沿輸出，輸出的編碼在同步的上升沿輸出且保持到下一同步信號。上述情況說明輸出的編碼信號和位同步信號都沒有問題。

圖4 數(shù)據(jù)采集SignalTap圖

圖5 PCM編碼及同步

3.2 硬件測試結(jié)果

為了測試增量調(diào)制系統(tǒng)編碼、譯碼是否正確，采用的測試方法為：將正弦信號、三角信號、方波、鋸齒波輸入系統(tǒng)，觀察編碼信號與同步信號、編碼信號與輸入信號、編碼輸入信號與譯碼輸出信號是否符合增量調(diào)制編碼、譯碼的規(guī)律。

為檢測同步信號與編碼信號關(guān)系是否一致，用數(shù)字示波器得到輸入為正弦信號的輸出波形對比圖，如圖6所示。圖6中上部的圖形為編碼信號，下部為同步時(shí)鐘。同步時(shí)鐘分布均勻，說明編碼是等間的。正弦信號一邊是增加的一邊是減少，圖6的編碼信號為高、低電平交錯，這種現(xiàn)象符合正弦信號的編碼規(guī)律。

圖6 示波器輸出的編碼及同步信號

對比了正弦信號、三角信號、方波信號的輸入和譯碼輸出信號，增量調(diào)制的優(yōu)點(diǎn)是無需幀同步信號、只要位同步即可。為了說明解調(diào)譯碼沒有問題，這里給出了三角信號的對比圖，見圖7。圖中的上半部分為輸入的模擬信號，下半部分為譯碼輸出信號，兩者只是在輸出幅度上有差別。實(shí)驗(yàn)結(jié)果表明輸入信號在0-3.3伏，頻率在小于20kHz的條件下能正確譯碼。

圖7 編碼輸入、譯碼輸出信號

4 結(jié) 論

本文設(shè)計(jì)的增量調(diào)制系統(tǒng)，用FPGA技術(shù)控制模數(shù)轉(zhuǎn)換、數(shù)模轉(zhuǎn)換器件，實(shí)現(xiàn)的調(diào)制信號傳輸速率可達(dá)20kpbs，電壓范圍0—3.3伏，且譯碼正確無誤。探討了以FPGA為核心的硬件設(shè)計(jì)要領(lǐng)，并給出了增量調(diào)制程序編制的思想。若要提高系統(tǒng)的速率，可選擇轉(zhuǎn)換速度更快的模數(shù)轉(zhuǎn)換器件。設(shè)計(jì)系統(tǒng)充分利用了FPGA的豐富資源，設(shè)計(jì)的系統(tǒng)靈活性、可靠性較好。調(diào)試采用SignalTap工具，為復(fù)雜的可編程系統(tǒng)提供了參考。測試結(jié)果表明電路穩(wěn)定、抗干擾性能強(qiáng)，軟件運(yùn)行可靠，該系統(tǒng)可廣泛應(yīng)用于其它通信設(shè)備及教學(xué)。

[1] 樊昌信, 曹麗娜. 通信原理 [M]. 7版.北京: 國防工業(yè)出版社, 2015.

[2] 謝秀峰, 蘇淑靖. 基于FPGA的通用PCM接收解碼電路的設(shè)計(jì) [J]. 電子器件, 2015, 38(3): 543-547.

[3] 孫敬輝, 熊文卓. 基于FPGA的激光目標(biāo)指示器PCM編碼的實(shí)現(xiàn) [J]. 電子測量技術(shù), 2014, 37(11): 52-54.

[4] 趙紅光. 數(shù)字調(diào)制系統(tǒng)中改進(jìn)型增量調(diào)制的分析與應(yīng)用 [J]. 鞍鋼技術(shù), 2000(6): 32-35.

[5] 許小明. 增量調(diào)制系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)及性能分析 [J]. 宜春學(xué)院學(xué)報(bào), 2008, 30(6): 36-38.

[6] 岑鵬瑞. 通信系統(tǒng)中基于matlab進(jìn)行增量調(diào)制 [J]. 信息系統(tǒng)工程, 2013(2): 35-36.

[7] 李春暉. 基于SystemView的增量調(diào)制研究 [J]. 電子技術(shù)與軟件工程, 2014(19): 84.

[8] 宋銳, 張凱.Δm,Δ-Σ與ADM增量調(diào)制系統(tǒng)的仿真比較分析 [J]. 吉首大學(xué)學(xué)報(bào)(自然科學(xué)版), 2013, 34(3): 35-38.

[9] 金丑. 用單板機(jī)實(shí)現(xiàn)增量調(diào)制與解調(diào) [J]. 電子技術(shù)應(yīng)用, 1988(3): 22-24.

[10] 紀(jì)宗南. 增量調(diào)制的原理及其在A/D轉(zhuǎn)換中的應(yīng)用 [J]. 集成電路應(yīng)用, 1990(6): 1-8.

[11] 于子甲, 宋啟祥, 董全德. 基于matalb的自適應(yīng)增量調(diào)制性能分析 [J]. 蚌埠學(xué)院學(xué)報(bào), 2015, 4(4): 13-15.

[12] 張偉, 顧強(qiáng), 李世中, 等. 基于SignalTapII的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)與調(diào)試 [J]. 微型機(jī)與應(yīng)用, 2014, 33(2): 8-11.

[13] 郭寶鋒, 韓壯志, 何強(qiáng), 等. 基于嵌入式邏輯分析儀SignalTapⅡ的系統(tǒng)調(diào)試技術(shù)研究 [J]. 微計(jì)算機(jī)應(yīng)用, 2011, 32(10): 53-57.

(編校 高 峰 實(shí)習(xí)生 郭齊旗)

Research on Delta Modulation Based on FPGA

TANJia-jie

(College of Physics and Electronic Engineering,Hengyang Normal University,Hengyang Hunan 421002,China)

The PCM has disadvantages of large bandwidth and high bit rate,so it can be replaced by the delta modulation (ΔM modulation).This paper introduces the conception and the principle of ΔM modulation,and the overload condition of ΔM modulation is analyzed.Then we propose using Altera FPGA device to implement this system,and give the design of such a modulation including the hardware system and the software system.Through debugging in-circuit using SignalTap II logic analyzer,testing the waveform using the oscilloscope,the results show that the hardware is stable,the software is reliable,the bit rate reaches 20kpbs,and the performance system is better.

FPGA; ΔM modulation; PCM modulation; debug in-circuit

2016-09-24

譚家杰(1968-)，男，湖南衡陽人,副教授，博士，主要從事光電檢測、光無線通信與信號處理及教學(xué)研究。

TN914

A

1673-0313(2016)06-0075-05