解東亮，潘明海，王 龍

(南京航空航天大學(xué)電子信息工程學(xué)院，江蘇 南京 210016)

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高穩(wěn)可變頻率源的低雜散設(shè)計(jì)與實(shí)現(xiàn)*

解東亮，潘明海，王 龍

(南京航空航天大學(xué)電子信息工程學(xué)院，江蘇 南京 210016)

現(xiàn)代雷達(dá)電子對抗廣泛使用DRFM對雷達(dá)信號進(jìn)行采樣、存儲(chǔ)與處理。傳統(tǒng)頻率合成技術(shù)無法同時(shí)滿足高性能DRFM對頻率信號的穩(wěn)定、低雜散、多路相參等指標(biāo)要求。研究了頻率源輸出信號的抖動(dòng)與雜散諧波對采樣系統(tǒng)雜散性能的影響，結(jié)合傳統(tǒng)頻率合成技術(shù)，設(shè)計(jì)了基于FPGA和低噪聲時(shí)鐘抖動(dòng)消除器的頻率源電路，并對初級信號的諧波抑制設(shè)計(jì)了基于帶通濾波器和微帶濾波器的窄帶濾波電路。最后，對系統(tǒng)的測試結(jié)果表明，本設(shè)計(jì)可輸出多路頻率范圍為2.27～2600MHz(分段)的頻率信號，步進(jìn)小于10kHz。信號相位噪聲優(yōu)于-95dBc/Hz @100kHz，雜散抑制優(yōu)于-60dBc。

頻率源;低雜散;諧波抑制;濾波電路

0 引言

DRFM技術(shù)可以產(chǎn)生相干的雷達(dá)回波信號，從而實(shí)現(xiàn)對雷達(dá)系統(tǒng)的欺騙干擾，是針對現(xiàn)代相干體制雷達(dá)的有效方法[1-2]。其對雷達(dá)信號處理的關(guān)鍵環(huán)節(jié)是高精度采樣與重構(gòu)[3-4]，需要一個(gè)高質(zhì)量的頻率源作為采樣時(shí)鐘。為了保證系統(tǒng)頻率的相關(guān)性，頻率源不僅需要為DRFM提供采樣時(shí)鐘，同時(shí)也要為上、下變頻模塊提供本振信號。頻率源輸出信號的穩(wěn)定度、諧波雜散等性能直接影響整體系統(tǒng)的性能指標(biāo)。目前，頻率源的主要實(shí)現(xiàn)方法是采用頻率合成技術(shù)，按合成方法不同可分為直接模擬合成、直接數(shù)字合成、間接數(shù)字合成三種。其中，直接模擬合成方法是通過混頻器、倍頻器以及分頻器等模擬電路實(shí)現(xiàn)頻率的合成，其優(yōu)點(diǎn)在于相位噪聲抑制較好，但其電路復(fù)雜，功耗和成本較大。直接數(shù)字合成即DDS技術(shù)，通過數(shù)字技術(shù)產(chǎn)生一組數(shù)字序列，再利用數(shù)模轉(zhuǎn)換器將數(shù)字序列轉(zhuǎn)換為模擬輸出，其優(yōu)勢在于頻率步進(jìn)小、電路簡單，但受制于數(shù)模轉(zhuǎn)換器的輸出性能有限，所以合成頻率的信號頻率不高，雜散抑制性能不足。間接頻率合成使用鎖相環(huán)技術(shù)，通過鑒相器、環(huán)路濾波器、分頻器等構(gòu)建閉路反饋系統(tǒng)實(shí)現(xiàn)頻率合成。鎖相環(huán)技術(shù)輸出頻帶較寬、雜散抑制高，但相位噪聲抑制能力不足[5]。

在實(shí)際工程應(yīng)用中，常需要多路相參的不同頻率信號，三種頻率合成技術(shù)并不能滿足需求。本文設(shè)計(jì)的高穩(wěn)可變頻率源使用鎖相環(huán)技術(shù)，并通過FPGA控制分頻比，可實(shí)現(xiàn)多路相參的頻率輸出，同時(shí)針對諧波抑制需求較高的應(yīng)用設(shè)計(jì)了窄帶濾波電路，既可以滿足多路相參可變頻率信號的需求，又保證了輸出頻率的雜散性能及穩(wěn)定度。

1 頻率源信號雜散對采樣系統(tǒng)性能的影響

1.1 時(shí)鐘抖動(dòng)對雜散性能影響

DRFM在進(jìn)行高速采樣時(shí)，采樣時(shí)鐘的抖動(dòng)和雜散對整體系統(tǒng)的雜散性能有著決定性的影響。時(shí)鐘抖動(dòng)是指時(shí)域上實(shí)際時(shí)鐘與理想時(shí)鐘相比存在的超前或滯后的偏移，通?？梢苑譃殚L周期抖動(dòng)、均方根抖動(dòng)和周期間抖動(dòng)等。對于采樣系統(tǒng)而言,主要受到周期間抖動(dòng)(時(shí)鐘的連續(xù)周期間的偏差)的影響[6]。周期性時(shí)鐘抖動(dòng)的示意圖如圖1所示，其中虛線波形表示理想時(shí)鐘的上升沿，實(shí)線波形表示實(shí)際時(shí)鐘，水平直線是ADC中時(shí)鐘電路的觸發(fā)閾值，tk是第k個(gè)時(shí)鐘沿的實(shí)際時(shí)間，即實(shí)線波形相鄰兩個(gè)上升沿與觸發(fā)閾值的交點(diǎn)時(shí)刻，虛線波形與觸發(fā)閾值的交點(diǎn)時(shí)刻為kT。

圖1 時(shí)鐘抖動(dòng)時(shí)域示意圖

圖中tjitter(k)是第k個(gè)時(shí)鐘邊沿的抖動(dòng)，定義為：

tjitter(k)=tk-kT

(1)

關(guān)于時(shí)鐘抖動(dòng)和采樣系統(tǒng)相位噪聲關(guān)系的研究較多[7-9]，寬帶采樣系統(tǒng)的信噪比與采樣時(shí)鐘的抖動(dòng)密切相關(guān)，忽略量化噪聲等因素影響，由時(shí)鐘抖動(dòng)引起的輸出信號的信噪比的公式如下：

(2)

式中，tjitter為時(shí)鐘抖動(dòng)。由式(2)可以看出，在采樣系統(tǒng)設(shè)計(jì)時(shí)，根據(jù)系統(tǒng)工作頻率和信噪比要求可以計(jì)算出對應(yīng)的時(shí)鐘抖動(dòng)：

(3)

通過以上分析可知,隨著輸入信號頻率的提高，采樣系統(tǒng)對時(shí)鐘抖動(dòng)的可接受最大范圍也越來越苛刻，除了根據(jù)式(3)可以計(jì)算時(shí)鐘抖動(dòng)外，許多高性能ADC和DAC器件也提供了不同輸入頻率下對時(shí)鐘抖動(dòng)的限制條件[10]，可以為系統(tǒng)設(shè)計(jì)提供參考。

1.2 雜散諧波分量對采樣系統(tǒng)雜散性能的影響

在頻率源的研制過程中,會(huì)因?yàn)镻CB版布線、電源輸入噪聲、參考信號噪聲等的影響而使得輸出信號中混雜一些諧波分量，這些諧波分量有的幅度較高，會(huì)嚴(yán)重影響采樣系統(tǒng)的雜散性能。

設(shè)含有諧波分量的采樣時(shí)鐘信號為sspur(t)，頻率fs、幅度為As。

sspur(t)=Assin(2πfst)+Acsin(2πfct)

(4)

式中，fc和Ac是雜散諧波分量的頻率和幅度，基于理想時(shí)鐘的采樣時(shí)刻為時(shí)鐘信號的正向過零時(shí)刻，即s(t)=0。設(shè)諧波分量導(dǎo)致采樣時(shí)刻出現(xiàn)的偏移時(shí)間為ΔT，令:

Assin(2πfs(t+ΔT))+Acsin(2πfc(t+ΔT))=0

(5)

通常情況下諧波分量幅度要遠(yuǎn)小于時(shí)鐘信號幅度，可認(rèn)為As?Ac，ΔT≈0，則可以得到偏移時(shí)間為：

(6)

設(shè)采樣系統(tǒng)的采樣信號為x(t)，其經(jīng)過采樣輸出為：

(7)

由式(7)可以看出，采樣系統(tǒng)的采樣時(shí)鐘信號中含有諧波分量，導(dǎo)致采樣輸出信號中也混雜了雜散分量，當(dāng)諧波分量頻率較高時(shí)，會(huì)因?yàn)椴粷M足奈奎斯特采樣定理而產(chǎn)生欠采樣，導(dǎo)致采樣后的信號產(chǎn)生混疊，在基帶內(nèi)會(huì)出現(xiàn)雜散分量，其頻率位置為：

(8)

同時(shí)，計(jì)算出輸出信號中雜散的幅度后還可以計(jì)算出系統(tǒng)的雜散電平SFDR為：

(9)

圖2是使用Matlab軟件對1GHz采樣信號進(jìn)行仿真得到的采樣輸出頻譜，其中采樣時(shí)鐘fs=2.5GHz，雜散分量fc=2.5GHz。由于欠采樣導(dǎo)致在基帶內(nèi)800MHz處產(chǎn)生了雜散諧波，其雜散電平值為-34.75dBc，與根據(jù)式(9)計(jì)算出的理論雜散電平值-34.0dBc近似一致(誤差是因式(7)近似取值而產(chǎn)生的)。

圖2 1GHz采樣信號輸出頻譜

可以看出，采樣時(shí)鐘的抖動(dòng)和雜散直接影響了采樣系統(tǒng)的雜散指標(biāo)，因此在頻率源為高精度數(shù)據(jù)采樣系統(tǒng)提供采樣時(shí)鐘輸入時(shí)，必須根據(jù)系統(tǒng)指標(biāo)要求，針對諧波分量進(jìn)行濾波處理，并在設(shè)計(jì)研制過程中從布線、串?dāng)_、噪聲引入等方面優(yōu)化設(shè)計(jì)。

2 頻率源的設(shè)計(jì)與實(shí)現(xiàn)

本設(shè)計(jì)可輸出多路2.27～2600MHz(頻段2.27～236.36、263.3～288.9、296.25～325、338.6～371.4、395.7～433、474～520、592.5～650、790～866.7、1185～1300、2370～2600MHz)頻帶內(nèi)的高穩(wěn)定頻率可變時(shí)鐘信號。頻率源采用FPGA控制時(shí)鐘抖動(dòng)消除器產(chǎn)生時(shí)鐘信號，由于高頻段信號雜散較為復(fù)雜，本頻率源針對信號雜散抑制設(shè)計(jì)了靈活的時(shí)鐘調(diào)理電路。本時(shí)鐘源硬件設(shè)計(jì)方案如圖3 所示。

圖3 時(shí)鐘源硬件設(shè)計(jì)框圖

2.1 頻率源硬件設(shè)計(jì)

頻率源使用FPGA控制高穩(wěn)定超低噪聲時(shí)鐘抖動(dòng)消除器產(chǎn)生初級頻率信號。超低噪聲時(shí)鐘抖動(dòng)消除器采用TI公司的LMK04906，該器件輸出信號頻偏在100Hz～20MHz內(nèi)的RMS(均方根抖動(dòng))為123fs，可以保證輸出信號的高穩(wěn)定度。頻率產(chǎn)生基于集成高性能壓控振蕩器(VCO)型鎖相環(huán)(Phase Locked Loop，簡稱PLL)原理。VCO型鎖相環(huán)的結(jié)構(gòu)原理如圖4所示，其在工作時(shí)利用鑒相器產(chǎn)生相位誤差來驅(qū)動(dòng)電荷泵產(chǎn)生與相位誤差對應(yīng)的正/負(fù)電流脈沖串CPout。低通濾波器通過對CPout求積分產(chǎn)生“干凈”的電壓信號Vtune來驅(qū)動(dòng)VCO產(chǎn)生對應(yīng)頻率。

圖4 PLL型VCO原理框圖

對LMK04906的控制采用Xilinx Spartan-6系列FPGA芯片XC6SLX25，該芯片接口豐富，價(jià)格較低，有利于降低頻率源成本。FPGA對LMK04906的控制模式采用SPI接口總線，通過配置LMK04906的寄存器設(shè)置其各項(xiàng)輸出參數(shù)。LMK04906采用雙環(huán)路 PLLatinum 鎖相環(huán)架構(gòu)可工作于單/雙PLL模式。其工作原理如圖5所示。

圖5 雙PLL工作原理框圖

當(dāng)工作在雙PLL模式時(shí)，PLL1在外部參考信號的驅(qū)動(dòng)下為PLL2提供精確的低相噪?yún)⒖紩r(shí)鐘，需要為第一級環(huán)路濾波器設(shè)計(jì)窄帶濾波器(帶寬10～200Hz)以過濾外部噪聲。第二級環(huán)路濾波器帶寬設(shè)置為50～200kHz，借助片內(nèi)VCO高頻偏處和板上VCO低頻偏處的良好的相噪特性，可輸出極低相噪的頻率信號。

當(dāng)工作在單PLL模式時(shí)，不需要PLL1和外部參考輸入，只需要一款壓控晶振為PLL2提供輸入即可。

為進(jìn)一步提高輸出頻率的雜散性能，設(shè)計(jì)了基于帶通濾波器與微帶濾波器級聯(lián)的窄帶濾波鏈路。以1.25GHz輸出頻率為例，帶通濾波器選擇Mini公司的CBP-1307C+，其通帶范圍為1215～1400MHz，2.5GHz處抑制約為62dB。微帶濾波電路采用抽頭式發(fā)夾型設(shè)計(jì)[11]，可以對2.5GHz和3.75GHz處的諧波進(jìn)行更“干凈”的過濾。其全帶寬插損仿真結(jié)果如圖6所示，其中m2和m3分別為二次、三次諧波頻率點(diǎn)。

圖6 微帶濾波電路全帶寬插損

2.2 頻率源步進(jìn)設(shè)計(jì)

頻率源的步進(jìn)由FPGA控制LMK0490內(nèi)部的各級分頻器來實(shí)現(xiàn)，如圖7所示，恒溫晶振輸出10MHz參考信號經(jīng)R2分頻產(chǎn)生鑒相頻率，分頻器R2取值范圍1～4095，因此鑒相頻率fpd范圍為4.52～4.96kHz。VCO輸出的分頻反饋信號在經(jīng)N1分頻時(shí)分頻比最小值為2，所以VCO輸出信號分辨率為2fpd即9.04～9.92kHz，由于VCO輸出時(shí)鐘還要經(jīng)過輸出分頻器L的最終分頻(分頻比1～1045)，因此最終輸出時(shí)鐘分辨率為2fpd，即在2.37～2.6GHz段為9.04～9.92kHz，在1.185～1.3GHz段為4.52～4.96kHz，以此類推。

圖7 VCO型鎖相環(huán)結(jié)構(gòu)原理

3 實(shí)驗(yàn)測試與分析

3.1 時(shí)鐘源系統(tǒng)實(shí)物

高頻低雜散時(shí)鐘源時(shí)鐘產(chǎn)生模塊采用CPCI 6U標(biāo)準(zhǔn)板卡設(shè)計(jì)，6層疊層，實(shí)物如圖8所示，時(shí)鐘調(diào)理單元如圖9所示。

圖8 時(shí)鐘產(chǎn)生模塊電路板

圖9 1.25GHz輸出調(diào)理電路實(shí)物

3.2 測試結(jié)果及分析

對時(shí)鐘源輸出信號的測試采取的方法是使用頻譜儀FSL6測試1.25GHz輸出信號的雜散以及相噪等參數(shù)。測試結(jié)果如圖10所示，圖10(a)是未經(jīng)濾波處理的初級輸出信號，可以看出1.25GHz時(shí)鐘信號的功率分別為0.98dBm，二次諧波(2.5GHz)為-10.19dBc，三次諧波(3.75GHz)為-34dBc，除諧波外無其他惡性雜散信號。圖10(b)是輸出1.25GHz信號濾波后頻譜圖。圖11是最終輸出的1.25GHz雜散均抑制在60dBc以下，完全達(dá)到設(shè)計(jì)指標(biāo)要求。

圖10 輸出1.25GHz信號濾波前后頻譜圖

使用R&S頻譜儀對輸出的1.25GHz頻率信號測試的相位噪聲數(shù)據(jù)如圖11所示，其中在頻偏100kHz處的相位噪聲為-98dBc/Hz@100kHz，滿足設(shè)計(jì)要求。

圖11 輸出1.25GHz信號的相位噪聲

4 結(jié)束語

本文針對寬帶DRFM系統(tǒng)的應(yīng)用需求，研究了采樣時(shí)鐘的抖動(dòng)和雜散對DRFM系統(tǒng)采樣性能的影響，提出了一種基于FPGA和超低噪聲時(shí)鐘抖動(dòng)消除器的低雜散時(shí)鐘源系統(tǒng)，最后對系統(tǒng)輸出進(jìn)行了測試。測試結(jié)果表明，本設(shè)計(jì)輸出的頻率信號完全滿足寬帶DRFM的需求，并且電路設(shè)計(jì)靈活，通用性高。本方案已應(yīng)用于某帶寬1GHz的DRFM預(yù)研系統(tǒng)實(shí)物中，具有較高的工程應(yīng)用價(jià)值?！?/p>

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Low spurious design and implement of a high-stability and adjustable frequency source

Xie Dongliang, Pan Minghai，Wang Long
(College of Electronic and Information Engineering,Nanjing University of Aeronautics and Astronautics,Nanjing 210016,Jiangsu,China)

DRFM is widely used to sample, store and process radar signals in modern radar electronic countermeasure. The traditional frequency synthesis cannot satisfy the requirements of the high-performance DRFM simultaneously to the stability, low spurious and multi-channel synchronization of frequency signal. The effect of the jitter and harmonic component of frequency signal to the sample system spurious performance is studied, and the frequency source based on FPGA and low-noise compliant clock jitter cleaner is proposed by combining the traditional frequency synthesis. Furthermore, the narrow band filter based on band-pass filter and microstrip filter are designed to suppress the harmonic component of original signal. According to the measurement results, multi-channel frequency signal within 2.27～2600MHz is generated. The step frequency is less than 10kHz, and phase noise is better than -95dBc/Hz@100kHz, and harmonic suppression is better than -60dBc.

frequency source;low spurious;harmonic suppression;filter circuit

國家自然科學(xué)基金(61271327)；江蘇高校優(yōu)勢學(xué)科建設(shè)工程項(xiàng)目資助課題。

2016-09-08；2016-09-10修回。

解東亮(1991-)，男，碩士研究生，主要研究方向?yàn)樯漕l系統(tǒng)設(shè)計(jì)與仿真。

TN911

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