劉雪飛 ，馬鐵華 ，王俊峰 ，尤文斌 ，崔 敏

（1.中北大學(xué) 電子測試技術(shù)國家重點(diǎn)實(shí)驗室，太原030051；2.中北大學(xué) 儀器科學(xué)與動態(tài)測試教育部重點(diǎn)實(shí)驗室，太原030051）

隨著航天科技的發(fā)展及未來戰(zhàn)爭精確打擊的需求，能夠準(zhǔn)確測試動爆沖擊波的各項性能參數(shù)是衡量評估導(dǎo)彈戰(zhàn)斗部毀傷效應(yīng)的重要依據(jù)[1-2]。傳統(tǒng)動爆沖擊波記錄儀多以微處理器 （單片機(jī)、ARM或DSP）為主控制器，或以微處理器與FPGA／CPLD相結(jié)合的方式[3-5]。上述硬CPU+FPGA的設(shè)計方案，設(shè)計者不僅要在微處理器的選型及與FPGA/CPLD相互匹配的過程中花費(fèi)時間，且當(dāng)系統(tǒng)的設(shè)計方案改變時，需再選器件及重新設(shè)計PCB板。

針對上述問題，提出了一種基于Nios II的動爆沖擊波記錄儀設(shè)計方案。該方案以SOPC技術(shù)為基礎(chǔ)，將整個控制系統(tǒng)構(gòu)建在單片F(xiàn)PGA（field programmable gate array）上，具有體積小、開發(fā)周期短、可靠性高等優(yōu)點(diǎn)。

1 記錄儀總體設(shè)計

1.1 系統(tǒng)結(jié)構(gòu)組成

動爆沖擊波記錄儀結(jié)構(gòu)組成如圖1所示，包括中心邏輯控制電路、數(shù)據(jù)采集接口電路、Flash存儲模塊、時鐘、配置電路、讀數(shù)接口、電源管理模塊。Nios II軟核處理器為記錄儀核心控制器，控制與協(xié)調(diào)整個測試系統(tǒng)中各部分的協(xié)作與運(yùn)行。

圖1 記錄儀系統(tǒng)框圖Fig.1 Block diagram of recorder system

在FPGA內(nèi)用硬件描述語言VHDL設(shè)計AD邏輯控制、數(shù)據(jù)編碼等功能。使用Quartus II工具的Megawizard Plug_In Manager設(shè)置相應(yīng)的參數(shù)，構(gòu)建4 KB的內(nèi)部 FIFO來緩存數(shù)字量，并采取半滿即讀的方式，即FIFO中存儲2 KB數(shù)據(jù)時，給出半滿標(biāo)志 HF。使用嵌入在Quartus II工具中的 SOPC Builder系統(tǒng)集成工具，從IP組件中定義和建立Nios II嵌入式系統(tǒng)。

1.2 接口電路

1.2.1 信號調(diào)理電路

為了前置單元能可靠記錄被測信號，不對其它設(shè)備產(chǎn)生干擾，在模擬信號輸入電路中加有過電壓保護(hù)網(wǎng)絡(luò)，保證在有效地記錄被測信號的前提下不對被測信號造成任何干擾。調(diào)理電路如圖2所示。

圖2 信號調(diào)理電路Fig.2 Circuit of signal conditioning

1.2.2 啟動存儲信號接口

測量系統(tǒng)控制記錄儀的啟動存儲信號為一高電平有效28 V電平信號，存儲器收到信號后，順序執(zhí)行“擦除”和“開始記錄”2個動作，接口電路如圖3所示。

圖3 啟動存儲接口電路Fig.3 Interface circuit of launch memory

1.3 存儲模塊

存儲介質(zhì)選用三星公司的K9WAG08UlA存儲芯片。每片閃存有16384塊，每塊有64頁，每頁有2048 B寫入?yún)^(qū)和64 B備用區(qū)，其典型編程周期為200 μs，典型擦除周期為1.5 ms。有效期內(nèi)無效塊≤320個。頁是K9WAG08UlA存儲芯片讀寫操作的基本單位[6]。

2 以Nios II為核心的SOPC設(shè)計

2.1 硬件平臺設(shè)計

SOPC是一種靈活、高效的嵌入式系統(tǒng)硬件解決方案，是以 Nios II軟核處理器為核心[7]。將Nios II軟核處理器和功能模塊集成到同一個現(xiàn)場可編程邏輯陣列FPGA上，構(gòu)成一個可編程的片上系統(tǒng)，減少芯片使用數(shù)量，減小了電路板尺寸，提高了系統(tǒng)穩(wěn)定性。

加入Nios II處理器時，設(shè)置進(jìn)入Nios系統(tǒng)模塊的時鐘頻率為50 MHz，Nios II處理器核的設(shè)置頁面如圖4所示。

Nios II嵌入式系統(tǒng)包含Nios II微處理器內(nèi)核、JTAG 調(diào)試模塊 jtag-uart、RAM IP 核、EPCS 控制器epcs_flash_controller、存儲Flash接口、串行通信接口組件UART、并行輸入/輸出口（PIO）等。

圖4 Nios II處理器核的設(shè)置頁面Fig.4 Setting page of the II Nios processor core

2.2 系統(tǒng)SOPC軟件設(shè)計

軟件系統(tǒng)主要完成數(shù)據(jù)采集和數(shù)據(jù)存儲命令的發(fā)送和控制。Nios II嵌入式系統(tǒng)的所有軟件開發(fā)任務(wù)都是在Nios II集成開發(fā)環(huán)境（IDE）下完成的，并通過JTAG下載線下載到FPGA中運(yùn)行。系統(tǒng)流程如圖5所示。

圖5 軟核主程序流程Fig.5 Soft flow chart of main program

當(dāng)系統(tǒng)上電或復(fù)位時，系統(tǒng)從串行配置器件EPCS16中讀出用戶數(shù)據(jù)，快速配置FPGA，將應(yīng)用軟件調(diào)到Nios II處理器上運(yùn)行。Nios II軟核處理器開始檢測觸發(fā)信號QD并判斷，判斷無誤后對FLASH進(jìn)行擦除操作，擦除結(jié)束后FPGA內(nèi)部A/D控制模塊提供A/D工作的時鐘，同時Nios II軟核處理器配置FLASH寫數(shù)據(jù)的地址。配置完地址后發(fā)送寫命令給FLASH芯片，向存儲器FLASH寫入數(shù)據(jù)。當(dāng)數(shù)據(jù)記錄完畢或閃存存滿后，整個記錄系統(tǒng)就退出數(shù)據(jù)采集，進(jìn)入休眠狀態(tài)。

采用C語言在Nios II IDE開發(fā)工具中實(shí)現(xiàn)控制數(shù)據(jù)讀寫和發(fā)送控制指令功能。

2.3 讀數(shù)接口

通過在Nios II系統(tǒng)中集成通用的UART內(nèi)核，以RS-232協(xié)議的形式與外界進(jìn)行命令傳輸。通過USB讀取FLASH存儲器中的數(shù)據(jù)到上位機(jī)，并通過VB編寫的上位機(jī)軟件顯示給用戶。

3 試驗結(jié)果

為了確保系統(tǒng)具備高精度、高可靠性的功能，在實(shí)驗室應(yīng)用激波管進(jìn)行系統(tǒng)校準(zhǔn)。以激波管產(chǎn)生馬赫數(shù)為1.2～1.3之間的激波作為激勵源，共進(jìn)行了3次試驗，試驗所得校準(zhǔn)參數(shù)如表1所示，表中T為低壓室氣體溫度，單位為K；P1為低壓室氣體初始壓力值，單位為MPa；P2為激波管高壓室的壓力值，為被校準(zhǔn)系統(tǒng)實(shí)測壓力值，單位為MPa。

表1 校準(zhǔn)參數(shù)表Tab.1 Calibration parameter list

激波速度v：

式中：s為兩傳感器之間的中心距離，這里為460 mm；Δt為兩傳感器上升沿時間差，單位為ms。

馬赫數(shù)Ma：

激波反射超壓值Δp：

高壓室氣體壓力值P2：

典型測試曲線如圖6所示。

圖6 典型測試曲線Fig.6 Typical test curve

由表1和圖6可以看出系統(tǒng)校準(zhǔn)試驗中系統(tǒng)誤差均小于5%，證明了該測試系統(tǒng)具有一定可靠性，可以應(yīng)用于實(shí)際沖擊波超壓測試試驗。

4 結(jié)語

本文提出了基于Nios II的動爆沖擊波記錄儀，為相關(guān)器件工作狀態(tài)的特性測試與理論校驗提供了詳細(xì)、精確、高可靠性的原始數(shù)據(jù)。比較于傳統(tǒng)動爆沖擊波記錄儀設(shè)計的方案，基于Nios II來設(shè)計更加適合，不僅能解決記錄儀小型化的問題，大大降低了設(shè)計復(fù)雜度，減少了開發(fā)周期，而且系統(tǒng)的升級十分方便。該設(shè)計為動爆沖擊波數(shù)據(jù)的采集存儲提供了一種全新的實(shí)現(xiàn)手段，且具有很高的實(shí)用價值。

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[2]劉建偉，裴東興，尤文斌，等.回收式固態(tài)彈載記錄儀抗高沖擊設(shè)計[J].傳感技術(shù)學(xué)報，2012，25（8）：1045-1048．

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