張鴻,張牡丹,張杰,趙陽,張瑞智

(西安交通大學(xué)電子與信息工程學(xué)院,710049,西安)

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用于植入式醫(yī)療裝置的逐次逼近式模數(shù)轉(zhuǎn)換器

張鴻,張牡丹,張杰,趙陽,張瑞智

(西安交通大學(xué)電子與信息工程學(xué)院,710049,西安)

針對(duì)植入式醫(yī)療裝置對(duì)模數(shù)轉(zhuǎn)換器(ADC)的超低功耗和高精度要求,提出了一種共模恒定型分段混合編碼結(jié)構(gòu)的逐次逼近式模數(shù)轉(zhuǎn)換器(SAR-ADC)。該SAR-ADC的電容數(shù)模轉(zhuǎn)換器DAC中采用分段混合編碼結(jié)構(gòu),兼具了分段二進(jìn)制編碼的低功耗優(yōu)勢(shì)和分段溫度計(jì)編碼的高線性度優(yōu)勢(shì)。共模恒定型控制方式具有極低的動(dòng)態(tài)功耗。采用HHNEC 0.35 μm CMOS工藝完成了10位共模恒定型分段混合編碼SAR-ADC的電路和版圖設(shè)計(jì)。后仿真結(jié)果表明:所設(shè)計(jì)的SAR-ADC的電源電壓范圍為1.8～3 V;在采樣率為103s-1的條件下,其有效位數(shù)為9.4位;整個(gè)SAR-ADC所消耗的電流僅為60 nA,在同等工藝條件下具有更低的功耗;所設(shè)計(jì)的轉(zhuǎn)換器能夠滿足心臟起搏器等植入式醫(yī)療裝置的需求。

醫(yī)療裝置;植入式;超低功耗;逐次逼近型;模數(shù)轉(zhuǎn)換器

近年來,在微電子技術(shù)的推動(dòng)下,人工耳蝸、心臟起搏器等植入式醫(yī)療裝置已在臨床中得到廣泛應(yīng)用,腦機(jī)接口等技術(shù)也在逐漸走向成熟。模數(shù)轉(zhuǎn)換器(ADC)是植入式醫(yī)療裝置中的關(guān)鍵電路,它將生物電信號(hào)轉(zhuǎn)換成數(shù)字形式。植入式ADC處理的生物信號(hào)頻率一般在幾十kHz以下,轉(zhuǎn)換精度要求在10 bit以上。為了延長(zhǎng)植入式裝置的使用壽命,需要盡可能降低植入式ADC的功耗。在各種結(jié)構(gòu)的ADC[1-3]中,逐次逼近式ADC(SAR-ADC)具有功耗低、面積小的優(yōu)點(diǎn),是目前植入式ADC的主要實(shí)現(xiàn)形式。

通常,SAR-ADC包括數(shù)字控制邏輯,數(shù)模轉(zhuǎn)換器(DAC)和比較器3部分。其中,僅有比較器消耗一定的靜態(tài)電流,ADC的大部分功耗為控制邏輯以及開關(guān)電容DAC中開關(guān)動(dòng)作引起的動(dòng)態(tài)功耗[4]。因此,為了達(dá)到植入式醫(yī)療裝置要求的極低功耗,國(guó)內(nèi)外的研究者們對(duì)進(jìn)一步優(yōu)化開關(guān)控制邏輯進(jìn)行了深入研究,以有效降低整個(gè)ADC的動(dòng)態(tài)功耗。目前已有的SAR-ADC開關(guān)控制時(shí)序有傳統(tǒng)型[4]、節(jié)能型[5]、單調(diào)型[6]和共模恒定型[7]等。在相同的采樣速度和精度條件下,節(jié)能型、單調(diào)型和共模恒定型的功耗分別約為傳統(tǒng)型功耗的1/2、1/5和1/8。因此,采用共模恒定型開關(guān)控制邏輯的SAR-ADC在植入式醫(yī)療應(yīng)用中具有明顯的低功耗優(yōu)勢(shì)。然而,文獻(xiàn)[7]中共模恒定型SAR-ADC的電容DAC(CDAC)采用了二進(jìn)制電容陣列,使得總電容值隨ADC位數(shù)的增加呈指數(shù)增加。另外,其電容陣列中最大電容與最小電容的比值高達(dá)2N-2(N為ADC的位寬),電容失配和寄生電容的影響將顯著增加ADC的微分非線性誤差(DNL)和積分非線性誤差(INL)[8]。在CDAC中采用分段式電容陣列可有效降低最大電容與最小電容的比值[9],從而在一定程度上提高ADC的線性度。然而,若分段式CDAC中每一段采用二進(jìn)制陣列[10],制造誤差導(dǎo)致的電容失配仍然會(huì)制約整個(gè)ADC的精度和線性度。雖然溫度計(jì)編碼的CDAC能夠有效地降低ADC的DNL和INL[11],然而若對(duì)CDAC的電容陣列全部采用溫度計(jì)碼控制,則對(duì)于N位精度,其DAC需要2N-1對(duì)子電容和相應(yīng)的開關(guān)控制邏輯,這將顯著地增加控制邏輯的復(fù)雜性和開關(guān)動(dòng)態(tài)功耗。

本文在共模恒定型開關(guān)控制邏輯的基礎(chǔ)上,提出了一種分段混合編碼結(jié)構(gòu)的SAR-ADC,其中CDAC的高段位電容陣列,采用溫度計(jì)編碼,低段位電容陣列,采用二進(jìn)制編碼的混合編碼電容陣列,可以在較低的電路復(fù)雜度和功耗條件下獲得較高的線性度。本文采用HHNEC 0.35 μm工藝,設(shè)計(jì)了一款采用分段混合編碼結(jié)構(gòu)的10位SAR-ADC。后仿真結(jié)果表明,本文ADC具有較高的線性度和極低的功耗,可完全滿足心臟起搏器等植入式醫(yī)療裝置的需求。

1 共模恒定型SAR-ADC功耗分析

圖1 傳統(tǒng)型SAR-ADC結(jié)構(gòu)

圖2 共模恒定型SAR-ADC結(jié)構(gòu)

N位傳統(tǒng)開關(guān)電容型SAR-ADC的電容陣列中共有N+1對(duì)電容,Vip和Vin為差動(dòng)輸入信號(hào),VRP、VRN和VCM分別為DAC的差動(dòng)基準(zhǔn)信號(hào)和共模信號(hào),C0=Cu(Cu為單位電容),其余電容為Ci=2i-1Cu(i=1,2,…,N),b[N-1]為ADC輸出的N位數(shù)字碼。傳統(tǒng)型SAR-ADC的結(jié)構(gòu)如圖1所示。在采樣階段,輸入信號(hào)通過采樣開關(guān)T1P和T1N接到電容的下極板。完成采樣后,控制邏輯按照預(yù)設(shè)輸出值、判斷和確定輸出值的順序,從高到低逐次確定ADC的每一位轉(zhuǎn)換結(jié)果,整個(gè)過程將引起大量的開關(guān)動(dòng)作,從而導(dǎo)致較高的動(dòng)態(tài)功耗。針對(duì)這一問題,共模恒定型結(jié)構(gòu)對(duì)傳統(tǒng)的SAR-ADC結(jié)構(gòu)進(jìn)行了改進(jìn),將輸入信號(hào)從電容的上極板接入,電容的下極板在采樣時(shí)接共模信號(hào)VCM,如圖2所示。在位數(shù)相同的情況下,共模恒定型結(jié)構(gòu)的電容比傳統(tǒng)結(jié)構(gòu)少1對(duì),總電容值為傳統(tǒng)結(jié)構(gòu)的1/2。

為了說明共模恒定型SAR-ADC在動(dòng)態(tài)功耗方面的優(yōu)勢(shì),本文以3位ADC輸出全為0時(shí)的情況為例,對(duì)比分析兩種結(jié)構(gòu)SAR-ADC的電容控制過程。

(1)

(2)

對(duì)比式(1)、式(2)可知,由于共模恒定型結(jié)構(gòu)不需要預(yù)設(shè)操作,因此可以大大降低動(dòng)態(tài)功耗。按照上述分析方法,本文分別對(duì)以上兩種類型的10位SAR-ADC輸出所有碼值時(shí)的開關(guān)電容能耗進(jìn)行了Matlab建模。兩種ADC的單位電容Cu都為120fF,差動(dòng)基準(zhǔn)電壓VR都為2V,開關(guān)電容能耗對(duì)比結(jié)果在圖3中給出。可以看出,共模恒定型結(jié)構(gòu)具有明顯的低功耗優(yōu)勢(shì)。

圖3 傳統(tǒng)型與共模恒定型開關(guān)邏輯的能耗對(duì)比

2 CDAC的線性度分析

DAC的線性度決定了SAR-ADC的線性度指標(biāo)。在一定的工藝條件下,CDAC的線性度取決于其電容陣列結(jié)構(gòu)。以下對(duì)幾種DAC電容陣列結(jié)構(gòu)的線性度進(jìn)行分析,進(jìn)而給出本文所用的電容陣列結(jié)構(gòu)。

2.1 純二進(jìn)制CDAC的線性度分析

制造誤差使得電容很難滿足精確的二進(jìn)制比例關(guān)系,電容失配與電容的面積之比有關(guān)[4]。若兩個(gè)相同面積的電容比例失配系數(shù)為ε,則面積比例為2i的電容的失配系數(shù)通常為iε。所以,對(duì)于一個(gè)N位的二進(jìn)制電容陣列,考慮失配后的各電容值可表示為[4]

Ci=2i-1Cu[1+(i-1)ε],i=1,2,…,N

(3)

根據(jù)式(3)可知,若采用純二進(jìn)制電容陣列,則位數(shù)越高,比例誤差就越大,由此引起的非線性誤差也將越大。

2.2 分段二進(jìn)制編碼CDAC的線性度分析

分段二進(jìn)制電容陣列可大大減小最大電容與最小電容的比值,因此可以顯著提升SAR-ADC的線性度[9]。其主要特點(diǎn)是將DAC的數(shù)字碼按高低分為包含m位和k位的兩組。相應(yīng)地,電容陣列也分為m對(duì)和k對(duì)電容的兩段。兩段之間用一個(gè)跨接電容連接,各段內(nèi)仍采用二進(jìn)制編碼。以10位DAC為例,若將電容陣列分為各包含5對(duì)電容的陣列,即m=k=5,則其差動(dòng)結(jié)構(gòu)的半邊電容陣列如圖4所示。

理想二進(jìn)制情況下,Cki=Cmi=2(i-1)Cu,(i=1,2,…,5)。為了使低段電容和跨接電容CA的總電容等效為Cu,CA電容值應(yīng)為(16/15)Cu。此時(shí),高、低兩段電容的最大電容與最小電容之比降低為16,可大大降低DAC的非線性誤差。

圖4 10位分段二進(jìn)制編碼DAC的半邊電路結(jié)構(gòu)

為了定量分析CDAC的非線性誤差,需要求出DAC輸出電壓與輸入數(shù)字碼的關(guān)系。分段二進(jìn)制DAC轉(zhuǎn)換完一組數(shù)字碼后,x和y節(jié)點(diǎn)的電壓Vx和Vy可通過電荷守恒方程來求解

(4)

Vy=

(5)

考慮電容失配后,將實(shí)際電容值帶入式(5),即可求出每組輸入數(shù)字碼所對(duì)應(yīng)的DAC轉(zhuǎn)換結(jié)果。由于存在電容失配,該結(jié)果必然存在非線性誤差。若給定的輸入數(shù)字碼所對(duì)應(yīng)的十進(jìn)制表示為K,則該碼的微分非線性誤差可表示為

(6)

式中:Δ為DAC的最小分辨率電壓值,即Δ=VR/2N。

在電容失配系數(shù)ε=0.001的情況下,由式(5)和式(6)得出的10位分段二進(jìn)制DAC的DNL曲線如圖5所示?？梢?輸入碼為512時(shí)DNL值最大,約為0.95b。這是因?yàn)檩斎霐?shù)字碼元從511切換到512過程中,所有開關(guān)都翻轉(zhuǎn),最大電容與最小電容的失配必然導(dǎo)致大的DNL。

圖5 10位分段二進(jìn)制碼CDAC的DNL曲線

2.3 分段溫度計(jì)編碼CDAC的線性度分析

由上述分析可知,分段二進(jìn)制電容DAC減小了最大電容與最小電容的比值,從而可以降低電容失配的非線性。然而,段內(nèi)的二進(jìn)制電容陣列的電容失配仍然會(huì)導(dǎo)致較大的DNL。為了進(jìn)一步降低電容失配,可用溫度計(jì)編碼電容陣列來替代二進(jìn)制電容陣列。

在溫度計(jì)編碼電容陣列DAC中,用一個(gè)溫度計(jì)編碼模塊將輸入的N位二進(jìn)制碼轉(zhuǎn)換為2N-1位的溫度計(jì)碼。相應(yīng)地,電容陣列也拆分為2N-1個(gè)等值的單位電容。由于所有電容面積相等,所以比例失配大大降低。另一方面,溫度計(jì)編碼結(jié)構(gòu)中,輸入數(shù)字碼增加1或減少1時(shí)僅引起一個(gè)最小單位電容的開關(guān)切換,因此可以獲得最小的DNL值。然而,如果N位DAC的電容陣列全部采用溫度計(jì)編碼結(jié)構(gòu),則需要2N-1個(gè)單位電容和相應(yīng)的控制開關(guān)。這一方面使得控制邏輯非常復(fù)雜,另一方面過多的開關(guān)也會(huì)引起額外的開關(guān)功耗和芯片面積。解決這一問題的方案是在分段式結(jié)構(gòu)中,分別對(duì)兩段電容進(jìn)行溫度計(jì)編碼。以10位分段式DAC為例,將高5位和低5位的輸入數(shù)字碼分別進(jìn)行溫度計(jì)編碼,并分別控制高段和低段的31個(gè)單位電容,如圖6所示。

在電容失配系數(shù)ε=0.001的情況下,參照2.2節(jié)的方法對(duì)溫度計(jì)碼的DNL進(jìn)行數(shù)學(xué)建模,得到圖7所示的DNL曲線。對(duì)比圖5與圖7可知,分段溫度計(jì)編碼的DNL大大降低。

圖6 10位分段溫度計(jì)編碼CDAC的半邊電路結(jié)構(gòu)

圖7 10位分段溫度計(jì)編碼CDAC的DNL曲線

2.4 分段混合編碼CDAC的線性度分析

對(duì)比圖4與圖6可知,分段二進(jìn)制編碼與分段溫度計(jì)編碼CDAC的總電容值相等,但是在性能方面,前者編碼電路更簡(jiǎn)單,芯片面積和開關(guān)動(dòng)態(tài)功耗更小,但其最大電容與最小電容之比較大,因此線性度較差;后者因?yàn)樗须娙菹嗟?而且溫度計(jì)編碼的單調(diào)性使其具有極高的線性度,但是所需的電容和開關(guān)個(gè)數(shù)較多,由此引起的面積和動(dòng)態(tài)功耗開銷更大。

為了兼顧兩者的優(yōu)勢(shì),可以將兩者結(jié)合形成分段混合編碼型CDAC結(jié)構(gòu),在略微犧牲線性度的條件下,獲得更小的動(dòng)態(tài)功耗和芯片面積開銷。由于分段結(jié)構(gòu)中,高位數(shù)字編碼的權(quán)重更大,因此將高段電容設(shè)計(jì)為溫度計(jì)編碼有助于提高線性度。為了對(duì)比分段混合編碼結(jié)構(gòu)與上述兩種結(jié)構(gòu)的非線性特性,本文在相同的電容失配條件下,對(duì)一個(gè)10位的分段混合編碼CDAC進(jìn)行了數(shù)學(xué)建模,在高5位采用溫度計(jì)編碼,低5位采用二進(jìn)制編碼。該DAC的DNL曲線如圖8所示?？梢?分段混合編碼結(jié)構(gòu)DAC的最大DNL也出現(xiàn)在512碼處,約為-0.3b,其絕對(duì)值略高于分段溫度計(jì)編碼結(jié)構(gòu)的最大值,但仍小于常規(guī)要求的0.5b。

圖8 10位分段混合編碼CDAC的DNL曲線

3 分段混合編碼SAR-ADC設(shè)計(jì)

3.1 總體結(jié)構(gòu)

在前述分析的基礎(chǔ)上,為了滿足植入式醫(yī)療裝置對(duì)ADC的超低功耗和中等精度要求,同時(shí)使ADC具有較小的芯片面積,本文采用共模恒定型結(jié)構(gòu)設(shè)計(jì)了1個(gè)10位的SAR-ADC。綜合考慮ADC的線性度、功耗和面積指標(biāo),ADC中的CDAC采用分段混合編碼電容陣列結(jié)構(gòu)。根據(jù)圖2所示,10位共模恒定型SAR-ADC中的CDAC僅需要9位控制碼。為了使整個(gè)ADC具有足夠高的線性度,高5位電容陣列采用溫度計(jì)編碼結(jié)構(gòu),而低4位電容陣列采用二進(jìn)制結(jié)構(gòu)。

3.2 SAR-ADC控制邏輯電路

本文SAR-ADC的控制邏輯電路包括一個(gè)4位計(jì)數(shù)器和譯碼控制邏輯電路。在輸入時(shí)鐘信號(hào)CK16K、控制邏輯使能信號(hào)EN和比較器輸出指示信號(hào)VALID的控制下,產(chǎn)生DAC開關(guān)陣列和比較器所需要的多個(gè)控制信號(hào)。輸出端的CKR、CKS和CKC分別為復(fù)位、采樣控制和鎖存比較器鎖存信號(hào);CKi為與ADC第i位結(jié)果相對(duì)應(yīng)的DAC開關(guān)陣列的控制信號(hào);CKL為ADC輸出結(jié)果的鎖存控制信號(hào),各輸出信號(hào)的時(shí)序如圖9所示。由圖9可見,SAR-ADC每16個(gè)時(shí)鐘周期完成1次A/D轉(zhuǎn)換,有效的采樣率為103s-1。ADC在前5個(gè)周期完成信號(hào)采樣,在最后一個(gè)周期,CKL的上升沿將10位結(jié)果鎖存到結(jié)果寄存器中。

圖9 本文SAR-ADC控制邏輯圖

DAC電容陣列中的每一個(gè)電容都需要一個(gè)開關(guān)控制電路,利用CKi、CKR、CKS以及比較器輸出結(jié)果VOUTP或VOUTN(VOUTP、VOUTN分別為比較器的正、負(fù)輸出信號(hào)),控制電容陣列中相應(yīng)的開關(guān)電路,產(chǎn)生正確的電容下極板電壓,實(shí)現(xiàn)DAC轉(zhuǎn)換,如圖10所示。結(jié)合圖9可知,CKi的上升沿將比較器輸出的第i位數(shù)字碼鎖存到寄存器的輸出端,與其他位一起進(jìn)行溫度計(jì)編碼后,通過2選1選擇器選擇相應(yīng)的基準(zhǔn)電壓(VRP或VRN)接至相應(yīng)電容的下極板。在復(fù)位和采樣期間,電容的下極板都接共模電壓VCM。二進(jìn)制陣列中電容的開關(guān)控制電路與圖10相似,但不需要溫度計(jì)編碼,因此結(jié)構(gòu)更簡(jiǎn)單。

圖10 溫度計(jì)編碼電容陣列中單個(gè)電容的開關(guān)控制電路

3.3 比較器電路設(shè)計(jì)

作為SAR-ADC中唯一的模擬電路,比較器的失調(diào)電壓將會(huì)直接影響到整個(gè)ADC的性能。為了減小比較器的失調(diào)電壓,本文采用了預(yù)放大鎖存的比較器結(jié)構(gòu),并采用開關(guān)電容結(jié)構(gòu)利用比較器的開關(guān)時(shí)序?qū)崿F(xiàn)失調(diào)存儲(chǔ)和抵消。其中,C1和C2為失調(diào)存儲(chǔ)電容,CLK1、CLK2和CLK3都是在比較器使能時(shí)鐘CKC基礎(chǔ)上產(chǎn)生的控制時(shí)鐘,其電路結(jié)構(gòu)和相應(yīng)的控制時(shí)序如圖11所示。CLK2為高時(shí),預(yù)放大器和鎖存比較器的失調(diào)存儲(chǔ)在電容C1、C2中。CLK1為高電平期間,比較器完成失調(diào)抵消和輸入信號(hào)的比較。

圖11 失調(diào)預(yù)存儲(chǔ)抵消比較器結(jié)構(gòu)和控制時(shí)序

4 仿真結(jié)果

本文的10位共模恒定型分段混合編碼SAR-ADC采用HHNEC 0.35 μm工藝設(shè)計(jì)。為了適應(yīng)植入式裝置電池供電的特點(diǎn),本ADC的電源電壓范圍設(shè)計(jì)為1.8～3 V。ADC的版圖面積為299 μm×356 μm,如圖12所示。

圖12 本文SAR-ADC的版圖

本文進(jìn)行了版圖寄生參數(shù)提取和后仿真,得到DNL的絕對(duì)值最大為0.55 b,INL的絕對(duì)值最大為0.71 b,如圖13所示。在采樣時(shí)鐘頻率為1 Hz、輸入正弦信號(hào)約為50 Hz的條件下,ADC的信號(hào)噪聲失真比為58.4 dB,有效位數(shù)為9.4位,如圖14所示。ADC工作時(shí)的平均電流消耗約為60 nA,其中控制邏輯的電流為48 nA,比較器所消耗的平均電流為12 nA。

圖13 后仿真的DNL和INL結(jié)果圖

圖14 ADC的動(dòng)態(tài)性能后仿真結(jié)果

本文SAR-ADC的后仿真詳細(xì)性能參數(shù)在表1中進(jìn)行了總結(jié),并與近年來的一些相關(guān)文獻(xiàn)進(jìn)行了對(duì)比(相關(guān)文獻(xiàn)均為測(cè)試結(jié)果),可見本文ADC實(shí)現(xiàn)了較高的有效位數(shù)和較低的芯片面積?？紤]工藝條件對(duì)功耗的影響,本文的功耗更低。

表1 4種SAR-ADC的性能對(duì)比

5 總 結(jié)

本文提出了一種應(yīng)用于植入式醫(yī)療裝置的10位低功耗共模恒定型分段混合編碼結(jié)構(gòu)的SAR-ADC。本文的ADC在共模恒定型控制邏輯的基礎(chǔ)上,對(duì)CDAC進(jìn)行分段混合編碼,在保證ADC低功耗的同時(shí),實(shí)現(xiàn)較高的線性度和有效位數(shù)。本文的ADC電路采用HHNEC 0.35 μm CMOS工藝設(shè)計(jì),版圖面積為299 μm×356 μm。后仿真結(jié)果表明,ADC的電源電壓范圍為1.8～3 V,在采樣率為103s-1的條件下,ADC的有效位數(shù)為9.4,僅消耗60 nA的電流。

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(編輯 劉楊)

A Successive Approximation Register Analog-to-Digital Converter for Implantable Biomedical Devices

ZHANG Hong,ZHANG Mudan,ZHANG Jie,ZHAO Yang,ZHANG Ruizhi

(School of Electronics and Information Engineering, Xi’an Jiaotong University, Xi’an 710049, China)

A hybrid encoded successive approximation register (SAR) analog-to-digital converter (ADC) with constant common-mode control logic is presented to meet the requirements of ultra low power consumption and high resolution for implantable biomedical devices. The hybrid encoded structure of the split capacitive digital to analog converter (CDAC) employed in the SAR-ADC combines the low-power feature of binary encoded CDAC and the high-linearity advantage of thermometer encoded CDAC. The constant common-mode control logic has the advantage of ultra low dynamic power dissipation. The schematic and layout of a 10 bit SAR ADC are designed using the HHNEC 0.35 μm CMOS technology. Simulation results after layout parasitic extraction show that the proposed SAR-ADC operates under a power supply range of 1.8-3 V, and achieves an effective bit of 9.4 under a sampling rate of 103s-1. The current consumption is only 60 nA, which is lower than those recently reported SAR ADCs with similar fabrication technologies. It can be concluded that the proposed converter is suitable for implantable devices such as cardiac pace makers.

biomedical devices; implantable; ultra low power; successive approximation register; analog-to-digital converter

2014-08-27。

張鴻(1978—),男,副教授;張瑞智(通信作者),男,教授。

國(guó)家自然科學(xué)基金資助項(xiàng)目(61474092);陜西省科技計(jì)劃資助項(xiàng)目(2014K05-14);中央高校基本科研業(yè)務(wù)費(fèi)專項(xiàng)資金資助項(xiàng)目(xjj2013088)。

時(shí)間:2014-13-30

10.7652/xjtuxb201502008

TN432

A

0253-987X(2015)02-0043-06

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