王俊超，王恒亮

(西安電子科技大學(xué)電子信息攻防對抗與仿真重點(diǎn)實驗室，陜西西安 710071)

當(dāng)前應(yīng)用廣泛的串行通信接口標(biāo)準(zhǔn)主要有RS232，RS422和RS485，其中RS232串行通信方式采用單端輸入輸出，傳輸距離短、通信速率低、抗干擾性能差;RS485與RS422均采用差分串行輸入輸出，但RS485只有一對雙絞線，只能工作于半雙工模式;RS422采用全雙工通信模式，通過兩對雙絞線可實現(xiàn)雙向收發(fā)互不影響，且傳輸速率可達(dá)10 Mbit·s－1，傳輸距離可達(dá)2 000 m［1－3］。以RS422通信協(xié)議為代表的串行通信在數(shù)據(jù)通信吞吐量較小的微處理電路中應(yīng)用更加簡便、靈活，尤其在遠(yuǎn)距離信息傳輸中更發(fā)揮著不可替代的作用。

1 硬件電路設(shè)計

設(shè)計主要使用 Altera公司的 EP3C80F780I7和ADI公司的ADM2687EBRIZ。RX+、RX－為差分信號輸入端口，差分信號經(jīng)U2解差分后傳輸?shù)経1中，通過其中數(shù)據(jù)接收模塊的處理，傳送并行數(shù)據(jù)給 CPU。CPU發(fā)送的并行數(shù)據(jù)，經(jīng)U1中的數(shù)據(jù)發(fā)送模塊處理輸出待處理的TTL信號，通過U2差分處理后輸出差分信號到總線上，TX+、TX－為差分信號輸出端口。U1同時接收CPU輸出的控制信號，以完成對通信參數(shù)的調(diào)整。其設(shè)計原理如圖1所示。

2 軟件程序設(shè)計

2.1 FPGA整體模塊

clk為全局時鐘輸入端，rst_n為全局復(fù)位端，syn_awe為寫使能命令端，syn_are為讀使能命令端，syn_aoe為輸出使能命令端，EA為地址總線數(shù)據(jù)端，ED為數(shù)據(jù)總線數(shù)據(jù)端，rxd_xi為串行數(shù)據(jù)輸入端，txd_xo為串行數(shù)據(jù)輸出端［4］。

divider為時鐘產(chǎn)生模塊，主要產(chǎn)生通信波特率采樣時鐘;txd為UART數(shù)據(jù)發(fā)送模塊，進(jìn)行數(shù)據(jù)并串轉(zhuǎn)換;rxd為UART數(shù)據(jù)接收模塊，進(jìn)行數(shù)據(jù)串并轉(zhuǎn)換;uart_wr_ctl為總線解析模塊，主要負(fù)責(zé)解析CPU總線命令，控制其他模塊的工作狀態(tài);uart422_state_reg為UART工作狀態(tài)模塊，綜合rxd和txd的工作狀態(tài)并輸出;uart_rdout_sel為數(shù)據(jù)輸出選擇模塊，其主要控制總工作狀態(tài)數(shù)據(jù)與UART接收數(shù)據(jù)的選擇輸出［5］。

圖1 RS422接口電路原理圖

圖2 FPGA整體模塊設(shè)計圖

2.2 時鐘產(chǎn)生模塊

模塊主要為UART數(shù)據(jù)收發(fā)模塊提供了工作時鐘，根據(jù)時鐘分頻系數(shù)對輸入的全局時鐘進(jìn)行計數(shù)處理，輸出UART通信波特率16倍的分頻時鐘頻率。將時鐘分頻系數(shù)加1，除去全局時鐘頻率，則等于分頻時鐘頻率［5］。

圖3 時鐘產(chǎn)生模塊Symbol

clk為全局時鐘輸入端，rst_n為模塊復(fù)位端，enable為模塊使能端，factor為時鐘分頻系數(shù)輸入端，clk_out為分頻時鐘輸出端。本模塊采用計數(shù)分頻的設(shè)計思想，當(dāng)計數(shù)值大于factor值1/2時，clk_out輸出為高電平，反之則輸出低電平。

2.3 UART數(shù)據(jù)發(fā)送模塊

UART數(shù)據(jù)發(fā)送模塊設(shè)計簡單，主要根據(jù)輸入的控制信號，對輸入的并行數(shù)據(jù)進(jìn)行并串轉(zhuǎn)換，并以控制信號要求的數(shù)據(jù)幀格式和波特率采用LSB模式發(fā)送出去。模塊在接收到有效的8位并行數(shù)據(jù)后，根據(jù)控制信號命令，按串行數(shù)據(jù)幀格式，起始增加1位起始位0，然后根據(jù)控制信號命令決定是否添加奇偶校驗位，再在尾部增加1位或2位停止位1，最后組成通信雙方約定的數(shù)據(jù)幀格式發(fā)送出去。

圖4 UART數(shù)據(jù)發(fā)送模塊Symbol

clk為模塊工作時鐘輸入端，rst_n為模塊復(fù)位端，clk_en為時鐘使能端，enable為模塊使能端;ctrl_i為控制信號輸入端。其中，ctrl_i［3］控制使能發(fā)送奇偶校驗，ctrl_i［2］控制奇偶校驗選擇，ctrl_i［1］控制停止位的個數(shù)，ctrl_i［0］控制數(shù)據(jù)啟動發(fā)送;data_i為待發(fā)送數(shù)據(jù)輸入端，frame_bits_i為幀數(shù)據(jù)位數(shù)輸入端，txd_xo為數(shù)據(jù)發(fā)送端，stat_o為發(fā)送狀態(tài)輸出端。其中，stat_o［1］為發(fā)送器完成發(fā)送標(biāo)記位，stat_o［0］為發(fā)送緩沖器數(shù)據(jù)載入完成標(biāo)記位。UART數(shù)據(jù)發(fā)送模塊狀態(tài)機(jī)，如圖5所示。

圖5 UART數(shù)據(jù)發(fā)送模塊狀態(tài)機(jī)

2.4 UART數(shù)據(jù)接收模塊

由于外部使用環(huán)境的影響，RX輸入線上可能產(chǎn)生毛刺。為減小這一影響，該模塊設(shè)計時采用“多數(shù)表決法”，具體處理方法是在一個數(shù)據(jù)位中間取3個點(diǎn)的采樣電平值，若少于2個點(diǎn)為電平“1”，則將該數(shù)據(jù)位判為電平“0”，否則判為電平“1”。

圖6 UART數(shù)據(jù)接收模塊Symbol

clk為模塊工作時鐘輸入端，rst_n為模塊復(fù)位端，clk_en為時鐘使能端，enable為模塊使能端，rxd_xi為UART數(shù)據(jù)接收端，ctrl_i為控制信號輸入端。其中，ctrl_i［2］控制使能接收奇偶校驗，ctrl_i［1］控制奇偶校驗選擇，ctrl_i［0］控制讀 UART數(shù)據(jù)緩沖器使能，frame_bits_i為幀數(shù)據(jù)位數(shù)輸入端，data_o為已接收數(shù)據(jù)輸出端，stat_o為接收狀態(tài)輸出端。其中，stat_o［3］為幀錯誤標(biāo)記位，stat_o［2］為接收緩沖器數(shù)據(jù)溢出標(biāo)記位，stat_o［1］為校驗錯誤標(biāo)記位，stat_o［0］為數(shù)據(jù)完成接收標(biāo)記位。UART數(shù)據(jù)接收模塊狀態(tài)機(jī)，如圖7所示。

圖7 UART數(shù)據(jù)接收模塊狀態(tài)機(jī)

2.5 總線解析模塊

本模塊主要根據(jù)地址總線數(shù)據(jù)和數(shù)據(jù)總線數(shù)據(jù)，以及輸出使能和讀寫使能命令信號，產(chǎn)生對其他模塊的控制信號和片選信號，即解析了總線命令。

圖8 總線解析模塊Symbol

clk為全局時鐘輸入端，rst_n為模塊復(fù)位端，syn_awe為寫使能命令端，syn_are為讀使能命令端，syn_aoe為輸出使能命令端，EA為地址總線數(shù)據(jù)端，ED為數(shù)據(jù)總線數(shù)據(jù)端，divider_factor為輸出時鐘產(chǎn)生模塊時鐘分頻系數(shù)，divider_enable為輸出時鐘產(chǎn)生模塊使能命令信號，rxd_clk_en為輸出UART數(shù)據(jù)接收模塊時鐘使能命令信號，rxd_ctrl_i為輸出UART數(shù)據(jù)接收模塊控制命令信號，rxd_frame_bits_i為輸出UART數(shù)據(jù)接收模塊幀數(shù)據(jù)位數(shù)，rxd_enable為輸出UART數(shù)據(jù)接收模塊使能命令信號;txd_clk_en為輸出UART數(shù)據(jù)發(fā)送模塊時鐘使能命令信號，txd_data_i為輸出UART數(shù)據(jù)發(fā)送模塊待發(fā)送數(shù)據(jù)，txd_enable為輸出UART數(shù)據(jù)發(fā)送模塊使能命令信號，txd_ctrl_i為輸出UART數(shù)據(jù)發(fā)送模塊控制命令信號，txd_frame_bits_i為輸出UART數(shù)據(jù)發(fā)送模塊幀數(shù)據(jù)位數(shù);data_rd_cs為讀UART接收數(shù)據(jù)命令選擇端，uart_state_reg_cs為讀總工作狀態(tài)數(shù)據(jù)命令選擇端［6－7］。

2.6 UART工作狀態(tài)模塊

模塊主要是將輸入的UART數(shù)據(jù)接收模塊狀態(tài)數(shù)據(jù)與UART數(shù)據(jù)發(fā)送模塊狀態(tài)數(shù)據(jù)合并為總工作狀態(tài)數(shù)據(jù)，并進(jìn)行輸出。

圖9 UART工作狀態(tài)模塊Symbol

rx_stat_o為UART數(shù)據(jù)接收模塊狀態(tài)數(shù)據(jù)的輸入端，tx_stat_o為UART數(shù)據(jù)發(fā)送模塊狀態(tài)數(shù)據(jù)的輸入端，uart422_state_out為總工作狀態(tài)數(shù)據(jù)輸出端。

2.7 數(shù)據(jù)輸出選擇模塊

模塊主要根據(jù)輸入的讀數(shù)據(jù)命令選擇信號，對輸入的總工作狀態(tài)數(shù)據(jù)和UART接收數(shù)據(jù)，進(jìn)行選擇輸出。

圖10 數(shù)據(jù)輸出選擇模塊Symbol

clk為全局時鐘輸入端，uart_sta_reg_out為總工作狀態(tài)數(shù)據(jù)輸入端，data_out為UART接收數(shù)據(jù)輸入端，data_rd_cs為讀UART接收數(shù)據(jù)命令選擇端，uart_state_reg_cs為讀總工作狀態(tài)數(shù)據(jù)命令選擇端，EDO_422為所選數(shù)據(jù)輸出端［8－9］。

3 仿真結(jié)果

在Modelsim_SE10.1b的開發(fā)環(huán)境下，對FPGA源代碼進(jìn)行邏輯綜合仿真，其仿真結(jié)果如圖11～圖18所示。仿真結(jié)果表明，設(shè)計實現(xiàn)了預(yù)期的各種邏輯功能，收發(fā)數(shù)據(jù)準(zhǔn)確無誤。圖19和圖20分別為CPU發(fā)送和接收的數(shù)據(jù)，圖中所示數(shù)據(jù)與FPGA仿真結(jié)果一致。

圖11 時鐘生成仿真(分頻系數(shù)為7)

圖12 時鐘生成仿真(分頻系數(shù)為5)

圖13 發(fā)送數(shù)據(jù)仿真(8位數(shù)據(jù)位、無奇偶校驗位、1位停止位)

圖14 發(fā)送數(shù)據(jù)仿真(7位數(shù)據(jù)位、偶校驗、1位停止位)

圖15 發(fā)收數(shù)據(jù)仿真(6位數(shù)據(jù)位、奇校驗、2位停止位)

圖16 接收數(shù)據(jù)仿真(8位數(shù)據(jù)位、無奇偶校驗位、1位停止位)

圖17 接收數(shù)據(jù)仿真(7位數(shù)據(jù)位、偶校驗、1位停止位)

圖18 接收數(shù)據(jù)仿真(6位數(shù)據(jù)位、奇校驗、2位停止位)

圖19 CPU發(fā)送數(shù)據(jù)

圖20 CPU接收數(shù)據(jù)

4 結(jié)束語

設(shè)計靈活簡單，并可動態(tài)調(diào)整通信波特率和數(shù)據(jù)位及停止位長度，還可選擇是否使能數(shù)據(jù)奇偶校驗功能，較好地實現(xiàn)了RS422串行總線之間的數(shù)據(jù)傳輸，從而大幅增強(qiáng)了設(shè)計的可靠性和通用性。后期測試使用證明了，該接口電路設(shè)計具有較高的穩(wěn)定性和實用性，并可用于RS422通信的諸多場合。

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