龐遵林，郭 銳

(中國(guó)電子科技集團(tuán)第38研究所集成電路設(shè)計(jì)中心，安徽合肥 230088)

鎖相環(huán)廣泛用于處理器、無(wú)線通信等SOC(System on Chip，SOC)芯片中［1］。分頻器是高速、寬帶、低功耗倍頻鎖相環(huán)的關(guān)鍵模塊，其工作速度決定了倍頻鎖相環(huán)輸出時(shí)鐘信號(hào)的最高頻率［2］。寬輸入/輸出頻率范圍的鎖相環(huán)需要寬分頻比的高速可編程分頻器［3］。

隨著CMOS深亞微米技術(shù)的發(fā)展，邏輯門的延遲越來(lái)越短，分頻器可采用全數(shù)字邏輯門電路來(lái)實(shí)現(xiàn)，數(shù)字邏輯門僅在信號(hào)翻轉(zhuǎn)期間才消耗一定的功耗。文獻(xiàn)［4～5］采用真單相時(shí)鐘(True Single Phase Clock，TSPC)結(jié)構(gòu)進(jìn)行分頻，提高了分頻器的工作頻率，但采用TSPC結(jié)構(gòu)的分頻器功耗較大，不符合低功耗鎖相環(huán)的設(shè)計(jì)要求。本文設(shè)計(jì)的分頻器用于IEEE 802.3ae XAUI接口的整數(shù)倍頻鎖相環(huán)中，要求可編程分頻器覆蓋625～3 125 MHz范圍內(nèi)的寬頻。文中首先介紹了可編程分頻器的整體電路結(jié)構(gòu)，著重介紹了基于D型觸發(fā)器的4/5雙模預(yù)分頻器電路設(shè)計(jì)、5 bit計(jì)數(shù)器和2 bit計(jì)數(shù)器的電路設(shè)計(jì)。

1 整體電路結(jié)構(gòu)

圖1所示為整數(shù)倍頻鎖相環(huán)中可編程分頻器的電路整體結(jié)構(gòu)，由四－五雙模預(yù)分頻器電路、5位計(jì)數(shù)器和兩位計(jì)數(shù)器組成。當(dāng)鎖相環(huán)上電復(fù)位pwron信號(hào)結(jié)束后，5位計(jì)數(shù)器和兩位計(jì)數(shù)器分別載入D［4∶0］和N［1∶0］的分頻參數(shù)。

圖1 可編程分頻器示意圖

為獲得8～131范圍的連續(xù)分頻系數(shù)，5位計(jì)數(shù)器中的寄存器輸出由最大值計(jì)數(shù)到零，經(jīng)P+1個(gè)ck_4_5時(shí)鐘周期產(chǎn)生復(fù)位信號(hào)。兩位計(jì)數(shù)器根據(jù)可編程參數(shù)選擇控制復(fù)位信號(hào)的寬度，其輸出信號(hào)div5作為四－五雙模預(yù)分頻器電路的控制信號(hào)。當(dāng)兩位計(jì)數(shù)器和5位計(jì)數(shù)器均計(jì)數(shù)到0時(shí)，完成一次分頻，電路將重新加載用戶設(shè)定的可編程參數(shù)。其分頻系數(shù)如式(1)所示。

其中，P為5位計(jì)數(shù)器的值，其計(jì)數(shù)范圍為0～31;N為兩位計(jì)數(shù)器的值，其計(jì)數(shù)范圍為0～3。

2 關(guān)鍵電路設(shè)計(jì)

2.1 雙模預(yù)分頻器電路

鎖相環(huán)壓控振蕩器輸出時(shí)鐘信號(hào)的頻率高達(dá)GHz，采用同步設(shè)計(jì)的方法無(wú)法完成分頻功能，需要對(duì)輸入時(shí)鐘進(jìn)行預(yù)分頻，為計(jì)數(shù)器提供時(shí)鐘信號(hào)。如圖2所示的4/5雙模預(yù)分頻器電路由3個(gè)寄存器、兩個(gè)與非門和一個(gè)或非門組成。當(dāng)上電復(fù)位后，輸入信號(hào)div5為低電平時(shí)，實(shí)現(xiàn)輸入時(shí)鐘的4分頻功能;div5為高電平時(shí)，實(shí)現(xiàn)輸入時(shí)鐘的5分頻功能。四－五雙模時(shí)鐘預(yù)分頻器電路中3個(gè)寄存器輸入端的邏輯表達(dá)式如式(2)～式(4)所示，圖3和圖4分別是實(shí)現(xiàn)四分頻和五分頻的仿真波形。

圖2 四－五雙模時(shí)鐘預(yù)分頻器電路

圖3 四分頻仿真波形

四－五雙模時(shí)鐘預(yù)分頻器電路中的寄存器0和寄存器1采用如圖5所示的D類觸發(fā)器來(lái)實(shí)現(xiàn)，由兩個(gè)傳輸門和一個(gè)帶復(fù)位功能的反相器構(gòu)成。采用時(shí)鐘的上升沿觸發(fā)鎖存數(shù)據(jù)，其中ckp和ckn為來(lái)自壓控振蕩器輸出的相位相差180°的一對(duì)時(shí)鐘信號(hào)，pwron為高電平使能的復(fù)位信號(hào)。

圖4 五分頻仿真波形

圖5 高速D類觸發(fā)器

2.2 五位計(jì)數(shù)器

圖6為5位計(jì)數(shù)器的電路示意圖，計(jì)數(shù)器開始工作時(shí)，其寄存器的初始值為最大值，在預(yù)分頻器輸出時(shí)鐘ck_4_5的控制下進(jìn)行遞減計(jì)數(shù)，直到寄存器輸出為全“0”時(shí)產(chǎn)生一個(gè)高電平的復(fù)位信號(hào)，此時(shí)5位計(jì)數(shù)器載入可編程參數(shù)。根據(jù)載入的參數(shù)進(jìn)行遞減計(jì)數(shù)操作，直到寄存器輸出再次為全“0”時(shí)，完成一個(gè)周期的計(jì)數(shù)工作。

圖6中主要節(jié)點(diǎn)的表達(dá)式如式(5)～式(12)所示

圖7為5位計(jì)數(shù)器的仿真波形圖，計(jì)數(shù)器開始工作時(shí)，寄存器的初始值 q［4∶0］=5'b11110，經(jīng)過 30 個(gè)ck_4_5時(shí)鐘周期，產(chǎn)生一個(gè)高電平復(fù)位信號(hào)S0，其高電平脈沖寬度維持1個(gè)ck_4_5時(shí)鐘周期，此時(shí)載入可編程值D［4∶0］=5'b00100。當(dāng) S0為低電平時(shí)，計(jì)數(shù)器進(jìn)行遞減操作，寄存器輸出遞減至全“0”時(shí)，S0變?yōu)楦唠娖?。其中，S1在S0的前一個(gè)時(shí)鐘周期先變?yōu)楦唠娖?，S2在S0的前兩個(gè)時(shí)鐘周期變?yōu)楦唠娖?，S0、S1和S2的脈沖寬度都為一個(gè)ck_4_5時(shí)鐘周期。

圖7 5位計(jì)數(shù)器仿真波形圖

2.3 兩位計(jì)數(shù)器

如圖8所示兩位計(jì)數(shù)器的電路原理圖，其輸入?yún)?shù)N［1∶0］來(lái)自可編程設(shè)置的最低兩位，ck_4_5為時(shí)鐘信號(hào)，S0、S1、S2來(lái)自5位計(jì)數(shù)器的輸出，輸出信號(hào)div5用于控制四 －五雙模預(yù)分頻器。當(dāng) N［1∶0］=2'b0時(shí)，div5為低電平;當(dāng) N［1∶0］=2'b01 時(shí)，div5 的高電平寬度持續(xù)4倍ck_4_5時(shí)鐘周期;當(dāng)N［1∶0］=2'b11時(shí)，div5的高電平寬度持續(xù)8倍ck_4_5時(shí)鐘周期，其真值表達(dá)式如式(13)所示。

3 電路版圖設(shè)計(jì)及仿真

圖8 兩位計(jì)數(shù)器原理圖

可編程時(shí)鐘分頻器采用65 nm 1P7M CMOS工藝進(jìn)行版圖設(shè)計(jì)。如圖9所示，版圖面積為60 μm×20 μm，從左到右依次為四－五雙模預(yù)分頻器電路、5位計(jì)數(shù)器和兩位計(jì)數(shù)器。分頻器的電路版圖主要考慮相關(guān)模塊的時(shí)鐘樹到每個(gè)寄存器的延遲時(shí)間相等、差分時(shí)鐘之間的連線匹配、時(shí)鐘與信號(hào)線之間的隔離等。

圖9 時(shí)鐘分頻器電路版圖

圖10為分頻器的整體電路仿真結(jié)果，可編程時(shí)鐘分頻器的輸入時(shí)鐘來(lái)自壓控振蕩器，輸入時(shí)鐘頻率為3.125 GHz，輸出時(shí)鐘頻率為78.125 MHz，分頻比為40，可編程參數(shù)分別為 D［4∶0］=5'b01001 和 N［1∶0］=2'b00。使用Hspice對(duì)分頻器進(jìn)行版圖寄生參數(shù)抽取的后仿真，由圖10可知，當(dāng)復(fù)位信號(hào)pwron使能后，在S0信號(hào)變?yōu)楦唠娖綍r(shí)，載入可編程參數(shù)進(jìn)行計(jì)數(shù)，四－五雙模預(yù)分頻器電路進(jìn)行4分頻，分頻器實(shí)現(xiàn)了壓控振蕩器輸出時(shí)鐘頻率為3.125 GHz的40分頻。

圖11為分頻器在電源電壓為1 V，溫度為25℃，分頻器輸入時(shí)鐘頻率范圍為0.625～4.375 GHz，輸出時(shí)鐘頻率為78.125 MHz的條件下得到的功耗曲線，由圖11可知，分頻器的功耗與工作速度成線性關(guān)系，即功耗隨著分頻器工作速度的增加而變大。

圖11 分頻器不同工作速度下的功耗曲線圖

表1為本設(shè)計(jì)與文獻(xiàn)［6～8］中分頻器的性能比較，由于應(yīng)用環(huán)境不同，采用如式(14)所示的功耗Pdc與輸入時(shí)鐘的比值來(lái)進(jìn)行性能比較［9］。由表1可知，本設(shè)計(jì)在功耗上有一定的優(yōu)勢(shì)。

表1 不同分頻器的性能比較

4 結(jié)束語(yǔ)

采用65 nm CMOS工藝設(shè)計(jì)實(shí)現(xiàn)了一種可編程整數(shù)分頻器。四－五雙模預(yù)分頻器電路采用高速D類觸發(fā)器可實(shí)現(xiàn)最高頻率為4.375 GHz的時(shí)鐘預(yù)分頻，可實(shí)現(xiàn)8～131的連續(xù)分頻比。仿真結(jié)果表明，在溫度為25℃，1 V電源供電，輸入時(shí)鐘頻率為4.375 GHz的條件下，分頻器消耗的電流＜0.368 mA，可作為IEEE 802.3ae XAUI中鎖相環(huán)的分頻器。

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