劉 燁 劉珍寶 后 接

TMSR 數(shù)字化反應(yīng)堆保護(hù)系統(tǒng)數(shù)字信號(hào)與邏輯處理功能的FPGA實(shí)現(xiàn)探討

劉 燁1,2劉珍寶1,3后 接1,2

1（中國(guó)科學(xué)院上海應(yīng)用物理研究所 嘉定園區(qū) 上海 201800）2（中國(guó)科學(xué)院核輻射與核能技術(shù)重點(diǎn)實(shí)驗(yàn)室 上海 201800）3（中國(guó)科學(xué)院大學(xué) 北京 100049）

現(xiàn)場(chǎng)可編程邏輯門陣列(Field Programmable Gate Array, FPGA)在反應(yīng)堆保護(hù)系統(tǒng)中得到越來(lái)越廣泛的應(yīng)用。中國(guó)科學(xué)院上海應(yīng)用物理研究所的釷基熔鹽堆(Thorium Molten Salt Reactor, TMSR)核能系統(tǒng)先導(dǎo)項(xiàng)目擬采用FPGA技術(shù)開發(fā)數(shù)字化的反應(yīng)堆保護(hù)系統(tǒng)，本文探討使用FPGA設(shè)計(jì)TMSR保護(hù)系統(tǒng)的數(shù)字信號(hào)處理（模數(shù)轉(zhuǎn)換芯片驅(qū)動(dòng)、數(shù)字濾波、定值比較）以及邏輯處理（邏輯符合）功能模塊，同時(shí)通過(guò)軟件仿真和硬件測(cè)試，為FPGA功能驗(yàn)證和確認(rèn)(V&V)打基礎(chǔ)。軟件仿真和硬件測(cè)試結(jié)果表明在TMSR保護(hù)系統(tǒng)內(nèi)使用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理與邏輯處理在技術(shù)上是可行的。

現(xiàn)場(chǎng)可編程邏輯門陣列，數(shù)字化反應(yīng)堆保護(hù)系統(tǒng)，邏輯處理，模數(shù)轉(zhuǎn)換

反應(yīng)堆保護(hù)系統(tǒng)(Reactor Protection System, RPS)是確保反應(yīng)堆在即將出現(xiàn)或已出現(xiàn)偏離安全允許的工況時(shí)，能及時(shí)落棒停堆的重要安全保障[1]。在核電中屬于1E級(jí)設(shè)備，安全性和可靠性要求高。

早期的保護(hù)系統(tǒng)受限于技術(shù)因素主要由模擬電路構(gòu)成，自身維護(hù)和反應(yīng)堆狀態(tài)顯示比較困難。隨著數(shù)字技術(shù)的發(fā)展，基于計(jì)算機(jī)的數(shù)字化反應(yīng)堆保護(hù)系統(tǒng)逐漸取代傳統(tǒng)模擬反應(yīng)堆保護(hù)系統(tǒng)，雖然數(shù)字化的反應(yīng)堆保護(hù)系統(tǒng)組件簡(jiǎn)單、維護(hù)方便以及顯示技術(shù)較為成熟，但其使用的數(shù)字處理軟件存在共因故障以及驗(yàn)證確認(rèn)(V&V)等困難問(wèn)題[2]。近年來(lái)，隨著數(shù)字化硬件技術(shù)的逐漸成熟，采用可編程器件取代計(jì)算機(jī)軟件執(zhí)行數(shù)字功能的保護(hù)系統(tǒng)方案正在出現(xiàn)。

現(xiàn)場(chǎng)可編程邏輯門陣列(Field Programmable Gate Array, FPGA)功能強(qiáng)大，能夠?qū)崿F(xiàn)多種數(shù)字處理功能，還能夠用來(lái)設(shè)計(jì)數(shù)字通信電路。目前FPGA在保護(hù)系統(tǒng)中的應(yīng)用越來(lái)越多，國(guó)核自儀系統(tǒng)工程有限公司與美國(guó)洛克希德馬丁公司聯(lián)合開發(fā)的NuPAC[3]以及烏克蘭RADIY公司的RADIY[4]等平臺(tái)就是基于FPGA開發(fā)的。FPGA具有如下優(yōu)點(diǎn)[5]：(1) FPGA屬于硬件電路，處理結(jié)果確定；(2) 內(nèi)部并行運(yùn)行，處理速度快；(3) 系統(tǒng)構(gòu)建簡(jiǎn)單，維護(hù)方便；(4) 安全性高；(5) FPGA成本低，性價(jià)比高，開發(fā)周期短。

釷基熔鹽堆(Thorium Molten Salt Reactor, TMSR)核能系統(tǒng)先導(dǎo)專項(xiàng)旨在發(fā)展擁有自主知識(shí)產(chǎn)權(quán)的整套系統(tǒng)，包含反應(yīng)堆設(shè)計(jì)制造、核燃料設(shè)計(jì)制造，以及儀控系統(tǒng)、保護(hù)系統(tǒng)、安全驅(qū)動(dòng)系統(tǒng)等配套設(shè)備設(shè)施。TMSR擬使用FPGA進(jìn)行保護(hù)系統(tǒng)設(shè)計(jì)，項(xiàng)目初期有必要先在實(shí)驗(yàn)室進(jìn)行相應(yīng)的功能驗(yàn)證。本文是對(duì)在保護(hù)系統(tǒng)中使用FPGA技術(shù)進(jìn)行一定的前期研究工作，主要工作在數(shù)字信號(hào)處理和邏輯處理的功能實(shí)現(xiàn)以及相應(yīng)的測(cè)試，以掌握一定的FPGA設(shè)計(jì)及測(cè)試技術(shù)。本文只在其中FPGA信號(hào)處理功能上有所探討，與NuPAC平臺(tái)的一整套硬件設(shè)備相比還有很大差距。

NuPAC平臺(tái)采用的Actel公司基于FLASH技術(shù)的系列FPGA芯片具備很好的穩(wěn)定性和安全性，且具備一定的耐輻照性能，相對(duì)于其他公司基于SRAM的FPGA芯片更適合于保護(hù)系統(tǒng)使用。本文所用芯片就是基于Actel公司的此類FPGA芯片進(jìn)行信號(hào)處理功能設(shè)計(jì)，使用Verilog HDL語(yǔ)言進(jìn)行編程，使用Icarus Verilog軟件進(jìn)行仿真，使用GtkWave軟件觀察仿真波形，使用Actel FPGA芯片專屬開發(fā)集成環(huán)境Libero SoC軟件進(jìn)行綜合布局布線以及開發(fā)板ProASIC3-VQ100 DEV. KIT上FPGA芯片A3P125VQ100的燒寫，利用FPGA開發(fā)板及AD等芯片和面包板搭建電路進(jìn)行硬件測(cè)試。

1 保護(hù)系統(tǒng)結(jié)構(gòu)

保護(hù)系統(tǒng)屬于1E級(jí)設(shè)備，需要有高可靠性，系統(tǒng)結(jié)構(gòu)上一般采用冗余設(shè)計(jì)，由三個(gè)或四個(gè)執(zhí)行相同功能的冗余序列組成。每個(gè)序列主要由傳感器、模擬信號(hào)處理、數(shù)字信號(hào)處理、邏輯處理、保護(hù)信號(hào)輸出、輸出驅(qū)動(dòng)機(jī)構(gòu)以及通信機(jī)構(gòu)等組成。各序列處理來(lái)自不同傳感器的相同的保護(hù)信號(hào)，當(dāng)其中有兩個(gè)或以上序列的保護(hù)信號(hào)達(dá)到停堆條件則產(chǎn)生緊急停堆信號(hào)，驅(qū)動(dòng)停堆斷路器斷路，切斷控制棒電機(jī)電源，控制棒下落，反應(yīng)堆停堆。

數(shù)字信號(hào)處理包括模數(shù)轉(zhuǎn)換芯片驅(qū)動(dòng)及數(shù)據(jù)接收、數(shù)字信號(hào)濾波、定值比較；邏輯處理包括符合邏輯。這兩個(gè)部分使用FPGA實(shí)現(xiàn)，是本文討論的重點(diǎn)。四重冗余結(jié)構(gòu)的保護(hù)系統(tǒng)的保護(hù)變量處理流程如圖1所示，圖1中各序列處理的保護(hù)變量是同一或不同傳感器采集到的同一個(gè)物理量（壓力、溫度、中子通量等）。每序列數(shù)字信號(hào)處理模塊接收保護(hù)變量經(jīng)模數(shù)轉(zhuǎn)換(Analog to Digital Converter, ADC)芯片轉(zhuǎn)換后的數(shù)字量信號(hào)，進(jìn)行數(shù)字濾波和定值比較之后產(chǎn)生局部保護(hù)信號(hào)，該信號(hào)輸出至本序列和其他三個(gè)序列的邏輯處理模塊。邏輯處理模塊同時(shí)接收本序列和其他三個(gè)序列的局部保護(hù)信號(hào)，進(jìn)行四選二符合邏輯(two-out-of-four logic, 2oo4)，輸出本序列的停堆保護(hù)信號(hào)。

圖1 四重冗余保護(hù)系統(tǒng)變量處理流程圖Fig.1 Chart of quadruple RPS variable processing flow.

2 保護(hù)系統(tǒng)模塊

2.1 AD芯片驅(qū)動(dòng)模塊

保護(hù)變量一般為物理量，在經(jīng)傳感器采集后為模擬電信號(hào)，包括電流、電壓、熱電偶信號(hào)等，需要使用AD芯片將其轉(zhuǎn)換成FPGA能夠識(shí)別處理的數(shù)字信號(hào)。為滿足可靠性和獨(dú)立性要求，保護(hù)變量信號(hào)在輸入保護(hù)系統(tǒng)前需進(jìn)行隔離，這部分屬于模擬電路范疇，不在本文的討論范圍內(nèi)。TMSR保護(hù)系統(tǒng)要求模數(shù)轉(zhuǎn)換芯片的位寬不小于12 bit，采樣速率不小于100 kHz，輸入信號(hào)是0?5 V、0?10 V、4?20mA等。

本文選用的AD芯片是TI公司的ADS7822P，可轉(zhuǎn)換0?5 V電壓信號(hào)，擁有12 bit采樣數(shù)據(jù)位寬，最高200 kHz采樣率，有低功耗、節(jié)能等特性。該芯片數(shù)據(jù)符合TMSR對(duì)保護(hù)系統(tǒng)的性能要求，其正常工作時(shí)的時(shí)序圖如圖2所示[6]。

圖2 ADS7822P時(shí)序圖Fig.2 Sequence diagram of ADS7822P.

圖2中，CS/SHDN信號(hào)置高時(shí)處于待機(jī)模式，DOut輸出高阻態(tài)；置低后開始模數(shù)轉(zhuǎn)換，并在置低后第3個(gè)DCLOCK下降沿開始，每個(gè)DCLOCK下降沿DOut輸出12 bit采樣數(shù)據(jù)，從最高位開始串行輸出，當(dāng)最后一位數(shù)據(jù)輸出完畢的下一個(gè)DCLOCK下降沿/SHDN應(yīng)立刻置高，否則DOut會(huì)繼續(xù)輸出此次的采樣數(shù)據(jù)，造成時(shí)間浪費(fèi)，同時(shí)也使得設(shè)計(jì)復(fù)雜化?？梢钥闯鯝DS7822P的采樣周期由/SHDN信號(hào)的周期決定。

參考芯片手冊(cè)，依照其工作模式，進(jìn)行了ADS7822P芯片驅(qū)動(dòng)模塊的FPGA設(shè)計(jì)，由三個(gè)部分組成：工作時(shí)鐘部分、串并轉(zhuǎn)換部分和數(shù)據(jù)緩存部分。工作時(shí)鐘部分產(chǎn)生驅(qū)動(dòng)ADS7822P芯片正常工作的時(shí)鐘，是圖2中的/SHDN信號(hào)和DCLOCK信號(hào)；串并轉(zhuǎn)換部分，將圖2中AD芯片輸出的串行數(shù)據(jù)流DOut轉(zhuǎn)換成并行數(shù)據(jù)輸出至數(shù)據(jù)緩存模塊；數(shù)據(jù)緩存部分中的數(shù)據(jù)在下一次采樣輸出后刷新，保存時(shí)限為一個(gè)ADS7822P的采樣周期。

2.2 數(shù)字濾波模塊

雖然，在保護(hù)信號(hào)輸入到AD芯片之前經(jīng)過(guò)適當(dāng)?shù)哪M濾波去除了大部分的噪音信號(hào)，但是AD芯片本身亦存在一定的因素使采樣結(jié)果存在誤差，需要對(duì)其輸出的數(shù)字信號(hào)進(jìn)行進(jìn)一步的數(shù)字濾波處理，以防止定值比較模塊輸出錯(cuò)誤信號(hào)，使得保護(hù)系統(tǒng)發(fā)生誤動(dòng)作或拒動(dòng)作。

本文所設(shè)計(jì)的數(shù)字濾波模塊采用移動(dòng)平均濾波的方式，該方法實(shí)現(xiàn)簡(jiǎn)單，響應(yīng)速度快。能夠?yàn)V除平均數(shù)為0的噪聲，譬如芯片本身的正負(fù)輸出誤差。同時(shí)能夠減弱均值不為0的噪聲，譬如參考電壓的抖動(dòng)造成的采樣誤差。

該模塊記錄2的整數(shù)次冪個(gè)數(shù)據(jù)，在每一個(gè)數(shù)據(jù)更新時(shí)鐘移入一個(gè)新數(shù)據(jù)，移出最先進(jìn)入的數(shù)據(jù)，同時(shí)進(jìn)行一次均值計(jì)算并輸出，該結(jié)果即是濾波后的信號(hào)。數(shù)據(jù)更新時(shí)鐘周期與AD數(shù)據(jù)刷新周期相同。移位算法如式(1)所示：

式中，k是正整數(shù)；Sum是所有緩存數(shù)據(jù)的和；Datan是第n位數(shù)據(jù)；Data1是最早進(jìn)入的數(shù)據(jù)；DataIn是最新進(jìn)入的數(shù)據(jù)；DataOut是均值濾波輸出結(jié)果。

2.3 定值比較模塊

保護(hù)系統(tǒng)在保護(hù)信號(hào)超出安全范圍時(shí)產(chǎn)生緊急停堆保護(hù)信號(hào)，是保護(hù)系統(tǒng)一個(gè)十分重要功能模塊，需要高穩(wěn)定性和高可靠性。緊急停堆信號(hào)產(chǎn)生由兩部分實(shí)現(xiàn)：一是定值比較模塊，對(duì)比保護(hù)信號(hào)量值和設(shè)定的安全范圍值，超限時(shí)則輸出局部停堆信號(hào)；二是符合邏輯模塊，判斷當(dāng)n個(gè)冗余序列中最少m個(gè)序列發(fā)出局部緊急停堆信號(hào)，則輸出全局緊急停堆保護(hù)信號(hào)。定值比較模塊的具體算法如式(2)、(3)所示，相應(yīng)的圖示如圖3所示，DOut為“1”表示需要緊急停堆，“0”表示局部安全無(wú)需停堆。當(dāng)輸入信號(hào)(DIn)量值大于上閾值(Set Value Up, SVU)，則輸出(DOut)為1；當(dāng)輸入信號(hào)量值小于下閾值(Set Value Bottom, SVB)時(shí)，輸出為0；當(dāng)輸入信號(hào)介于上下閾值之間時(shí)，輸出維持前一狀態(tài)。這樣做的好處在于能夠在一定程度上消除輸入信號(hào)的不穩(wěn)定性所帶來(lái)的輸出結(jié)果的抖動(dòng)。上下閾值之間的差值根據(jù)輸入信號(hào)的精度進(jìn)行適當(dāng)?shù)倪x擇，但上閾值的選擇前提是要最大可能地杜絕反應(yīng)堆事故的發(fā)生。

圖3 式(2)的圖示表示Fig.3 Diagram of function (2).

2.4 符合邏輯模塊

如前所述，每個(gè)序列內(nèi)的符合邏輯模塊處理多個(gè)保護(hù)序列的局部停堆保護(hù)信號(hào)，當(dāng)且僅當(dāng)其中有一定個(gè)數(shù)或以上為“1”時(shí)，輸出序列緊急停堆信號(hào)（用“1”表示）。該模塊也是保護(hù)系統(tǒng)中一個(gè)十分重要的部分。本文以2oo4為例，進(jìn)行具體設(shè)計(jì)說(shuō)明和測(cè)試。根據(jù)2oo4算法的定義可以得出其真值如表1所示，表1中A1、A2、A3、A4是4個(gè)輸入邏輯值表示4個(gè)序列的局部保護(hù)信號(hào)，La是符合邏輯輸出值表示緊急停堆狀態(tài)（高電平“1”表示停堆，低電平“0”表示正常）。

表1 四選二符合邏輯真值表Table 1 Truth table of 2oo4 logic.

將真值表1寫為卡諾圖形式，則可得2oo4算法的卡諾圖表示，如表2所示。

表2 四選二符合邏輯卡諾圖Table 2 Karnaugh map of 2oo4 logic.

利用表2可得2oo4的最簡(jiǎn)邏輯公式(4)，該模塊的FPGA設(shè)計(jì)依照式(4)進(jìn)行。

3 軟件仿真及硬件測(cè)試

3.1 模數(shù)轉(zhuǎn)換芯片驅(qū)動(dòng)模塊

ADS7822P芯片驅(qū)動(dòng)模塊中工作時(shí)鐘部分的軟件仿真波形如圖4所示。

圖4 ADS7822P芯片驅(qū)動(dòng)模塊工作時(shí)鐘部分仿真波形圖Fig.4 Simulation wave of working clock part of ADS7822P driver module.

從圖4中可以看出，DCLOCK與CS的時(shí)序要求與圖2相同。將程序燒入FPGA開發(fā)板后的硬件電路測(cè)試的示波器波形圖如圖5所示，從圖5中可以看出時(shí)序與軟件仿真相同，符合ADS7822P驅(qū)動(dòng)要求。圖5中SDI輸出的是測(cè)試時(shí)輸入AD芯片的2.4908V電壓，該值理論上對(duì)應(yīng)的數(shù)字量為12'b0111_1111_0010，實(shí)際測(cè)得的輸出數(shù)據(jù)為12'b0111_1111_0000，該值與理論值誤差小于0.099%，這個(gè)結(jié)果一方面說(shuō)明了時(shí)鐘部分正確驅(qū)動(dòng)了ADS7822P芯片，同時(shí)也說(shuō)明了ADS7822P芯片的轉(zhuǎn)換性能很高。

圖5 示波器波形圖Fig.5 Picture of oscilloscope of working clock part.

串并轉(zhuǎn)換和數(shù)據(jù)緩存部分采用的是通用設(shè)計(jì)，這里不進(jìn)行軟件仿真和硬件測(cè)試。

3.2 數(shù)字濾波模塊

為仿真驗(yàn)證數(shù)字濾波模塊的性能和正確性，設(shè)計(jì)了一個(gè)附帶誤差范圍為?2?+2、階梯為1的隨機(jī)噪聲的數(shù)字信號(hào)輸入該濾波器進(jìn)行。由隨機(jī)性可知，該噪聲的平均值為0。仿真結(jié)果如圖6所示，該模塊在完成初始化過(guò)程之后輸出數(shù)據(jù)誤差在?1以內(nèi)，表明該濾波器能夠很好濾除該均值為0的噪聲。測(cè)試中式(1)內(nèi)的參數(shù)k=8，即計(jì)算平均值的數(shù)據(jù)個(gè)數(shù)為256；輸入值DataIn=12'd888 (?2, ?1, +0, +1, +2)。

圖6 濾波器仿真結(jié)果Fig.6 Simulation wave of moving average filter.

硬件測(cè)試使用ADS7822P芯片的輸出作為數(shù)據(jù)源，ADC芯片驅(qū)動(dòng)模塊作為數(shù)字濾波模塊的前級(jí)，測(cè)試中使用4個(gè)8段數(shù)碼管進(jìn)行濾波后的數(shù)值顯示，電路原理圖如圖7所示。測(cè)試結(jié)果表明，模擬輸入電壓值和濾波后的數(shù)字輸出值差距在0.001 V，且數(shù)值顯示相比不使用數(shù)字濾波模塊時(shí)更加穩(wěn)定。這說(shuō)明ADC芯片驅(qū)動(dòng)模塊和數(shù)字濾波模塊功能正確，F(xiàn)PGA同樣能夠?qū)崿F(xiàn)數(shù)字信號(hào)處理的任務(wù)。

圖7 數(shù)字濾波電路原理圖Fig.7 Circuit schematic of digital filter.

3.3 定值比較模塊

定值比較模塊的仿真中，SVU設(shè)定為12'h99A，SVB設(shè)定為12'h98B。設(shè)計(jì)了一個(gè)12比特計(jì)數(shù)器的輸出作為定值比較模塊的輸入數(shù)據(jù)(DIn)進(jìn)行測(cè)試。該計(jì)數(shù)器的工作方式是：初始化后，首先從0開始，每個(gè)時(shí)鐘上升沿加1；然后到達(dá)最大值后在每個(gè)時(shí)鐘上升沿減1，直至0；接著再進(jìn)行加1操作，依此規(guī)則循環(huán)加減。仿真結(jié)果如圖8所示。

圖8 比較器仿真波形圖(a) 輸入升至12'h99A時(shí)結(jié)果從0變成1，(b) 輸入降為12'h98B時(shí)結(jié)果從1變?yōu)?Fig.8 Simulation wave of comparator. (a) Result change from 0 to 1 when data in up to 12'h99A, (b) Result change from 1 to 0 when data in down to 12'h98B

從圖8(a)可以看出，當(dāng)輸入(Data_from_AD，即DIn)從0上升至SVU (12'h99A)時(shí)，比較器結(jié)果(Result，即DOut)從“0”變成“1”，而在此之前（包括上升至SVB，12'h99B）維持輸出為“0”；從圖8(b)可以看出，當(dāng)輸入降為SVB時(shí)，比較器結(jié)果從“1”變?yōu)榱恕?”，而在降為SVU時(shí)則沒有變化。這說(shuō)明，定值比較模塊的設(shè)計(jì)符合式(2)的要求。

硬件測(cè)試時(shí)由于使用了FPGA開發(fā)板上自帶的4位撥碼開關(guān)作為輸入DIn，輸入數(shù)值最大范圍是0?15，所以定值比較模塊的數(shù)據(jù)位數(shù)被設(shè)定為4。這并不影響定值比較模塊功能測(cè)試，只是在速度上會(huì)快于12位寬的，但在高速FPGA面前速度差異并不明顯。輸入數(shù)值的顯示使用8段數(shù)碼管，報(bào)警使用LED陣列和蜂鳴器。當(dāng)輸出為“1”時(shí)報(bào)警，此時(shí)LED陣列亮、蜂鳴器發(fā)聲；反之則不報(bào)警，此時(shí)LED不亮、蜂鳴器無(wú)聲。

3.4 符合邏輯模塊

軟件仿真中使用4 bit計(jì)數(shù)器的輸出作為邏輯輸入，進(jìn)行真值表遍歷驗(yàn)證。仿真波形如圖9所示。

測(cè)試中，輸入數(shù)據(jù)DIn范圍設(shè)定為0?9，SVU設(shè)定為8，SVB設(shè)定為6。數(shù)值輸入方式為從0升至9然后下降至0，階梯都為1。

實(shí)驗(yàn)結(jié)果顯示，輸入從0上升到6和7時(shí)，沒有報(bào)警；當(dāng)輸入繼續(xù)上升到8時(shí)，開始報(bào)警；當(dāng)從9開始下降至7時(shí)，報(bào)警沒有解除；當(dāng)下降至6和6以下時(shí)，報(bào)警解除。該過(guò)程符合式(2)、(3)和圖3，說(shuō)明硬件測(cè)試結(jié)果與理論相符合，進(jìn)一步說(shuō)明了FPGA同樣能夠執(zhí)行定值比較功能。

從圖9可以看出，仿真結(jié)果與真值表1完全符合，說(shuō)明源碼設(shè)計(jì)正確。硬件測(cè)試結(jié)果也完全符合真值表1，進(jìn)一步說(shuō)明了FPGA同樣能夠?qū)崿F(xiàn)符合邏輯功能。

圖9 符合邏輯仿真波形圖Fig.9 Simulation wave of 2oo4 logic.

4 結(jié)語(yǔ)

本文所做工作只局限于一部分功能實(shí)現(xiàn)和驗(yàn)證，通過(guò)Verilog HDL語(yǔ)言設(shè)計(jì)及實(shí)現(xiàn)了AD芯片驅(qū)動(dòng)、移動(dòng)均值數(shù)字濾波、定值比較和2oo4這4個(gè)功能，沒有涉及如何對(duì)FPGA進(jìn)行全面的驗(yàn)證和確認(rèn)，且所設(shè)計(jì)的功能模塊比較簡(jiǎn)單。該設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單，可以作為演示系統(tǒng)進(jìn)行相關(guān)的功能演示，距實(shí)際應(yīng)用還存在差距。AD芯片驅(qū)動(dòng)模塊針對(duì)特定型號(hào)的AD芯片，濾波也是使用移動(dòng)均值濾波，噪聲濾除比較單一，定值比較模塊則在上下閾值的選取上要經(jīng)過(guò)嚴(yán)格的理論計(jì)算和實(shí)際驗(yàn)證后才能確定，邏輯符合模塊則符合實(shí)際應(yīng)用。

本項(xiàng)研究積累了FPGA設(shè)計(jì)經(jīng)驗(yàn)和關(guān)鍵技術(shù)，利用軟件仿真和FPGA開發(fā)板硬件測(cè)試，很好地驗(yàn)證了設(shè)計(jì)的正確性，對(duì)FPGA在TMSR保護(hù)系統(tǒng)上的使用提供了重要的參考意義，同時(shí)積累了FPGA調(diào)試和測(cè)試經(jīng)驗(yàn)，為FPGA編程開發(fā)的V&V提供了一定的基礎(chǔ)。軟件仿真與硬件測(cè)試的結(jié)果表明，F(xiàn)PGA能夠?qū)崿F(xiàn)計(jì)算機(jī)軟件在反應(yīng)堆保護(hù)系統(tǒng)中執(zhí)行的數(shù)字信號(hào)處理和邏輯處理功能。

1 張明葵, 楊自覺, 金華晉, 等. CARR保護(hù)系統(tǒng)設(shè)計(jì)[J].核動(dòng)力工程, 2006, 27(5): 146?149 ZHANG Mingkui, YANG Zijue, JIN Huajin, et al. Design of CARR protection system[J]. Nuclear Power Engineering, 2006, 27(5): 146?149

2 劉宏春, 王濤濤, 王華金, 等. 嶺澳二期核電站數(shù)字化反應(yīng)堆保護(hù)系統(tǒng)[J]. 核動(dòng)力工程, 2008, 29(1): 1?4 LIU Hongchun, WANG Taotao, WANG Huajin, et al. Design of digital reactor protection system of Ling'ao phase II NPP[J]. Nuclear Power Engineering, 2008, 29(1): 1?4

3 曾海, Siedlarczyk I, 毛歡. 基于NuPAC的核電廠反應(yīng)堆保護(hù)系統(tǒng)[J]. 原子能科學(xué)技術(shù), 2014, 48(4): 692?697 ZENG Hai, Siedlarczyk I, MAO Huan. Reactor protection system of nuclear power plant based on NuPAC[J]. Atomic Energy Science and Technology, 2014, 48(4): 692?697

4 尹寶娟, 毛從吉, 黃偉杰, 等. 核級(jí)保護(hù)系統(tǒng)中FPGA實(shí)現(xiàn)方案的若干問(wèn)題探討[J]. 核電子學(xué)與探測(cè)技術(shù), 2013, 33(9): 1050?1053 YIN Baojuan, MAO Congji, HUANG Weijie, et al. Discussion on several important issues of protection system based FPGA in NPP[J]. Nuclear Electronics & Detection Technology, 2013, 33(9): 1050?1053

5 張維, 石銘德, 鄭文祥, 等. 基于現(xiàn)場(chǎng)可編程門陣列的反應(yīng)堆數(shù)字化保護(hù)系統(tǒng)設(shè)計(jì)[J]. 原子能科學(xué)技術(shù), 2001, 35(5): 432?435 ZHANG Wei, SHI Mingde, ZHENG Wenxiang, et al. Design of novel digital reactor protection system based on field programmable gate array[J]. Atomic Energy Science and Technology, 2001, 35(5): 432?435

6 Texas Instruments Incorporated. 12-Bit, 200 kHz, microPower sampling analog-to-digital converter (Rev.C)[EB/OL]. http://www.ti.com/product/ADS7822/ technicaldocuments, 2007-07-27

CLC TL99

Design and implementation of FPGA-based digital and logical signal processing functions of reactor protection system for TMSR

LIU Ye1,2LIU Zhenbao1,3HOU Jie1,2
1(Shanghai Institute of Applied Physics, Chinese Academy of Sciences, Jiading Campus, Shanghai 201800, China) 2(Key Laboratory of Nuclear Radiation and Nuclear Energy Technology, Chinese Academy of Sciences, Shanghai 201800, China) 3(University of Chinese Academy of Sciences, Beijing 100049, China)

Background: Field Programmable Gate Array (FPGA) can be used to overcome the software common cause failures (CCF), thus is a more and more widely applied to design the Digital Reactor Protection System (DRPS). There are many companies such as State Nuclear Power Automation System Engineering Company (SNPAS, China), RPC Radiy (Ukraine), etc., are doing research on FPGA-based DRPS. Thorium Molten Salt Reactor (TMSR) project plans to do the same work now. Purpose: Digital signal process (analog to digital converter driven, digital filter, and quantitative comparison), logic process (two-out-of-four logic, 2oo4) and data communication are some key components in DRPS design. It is important to test whether FPGA is able to realize these key techniques or not. Methods: First of all, the flash-based FPGA made by Actel Company is selected to design for digital signal process and logic process, and coded by Verilog Hardware Description Language (Verilog HDL, Verilog) under Libero SoC program. Then the Icarus Verilog (iVerilog) program is employed for simulation, and finally the signal waveform is watched by GtkWave program. Hardware test is performed by using FPGA development board together with some necessary chips. Results: Experimental results showed that the digital signal process and logic process were realized in the dedicated FPGA and performed well. Analog to Digital Converter (ADC) driven module was stable and executed as fast as the ADC chip could. Digital filter module made the ADC data much more stable. Quantitative comparison module got expected results accurately. The 2oo4 logic module gave the result immediately when the inputs had 2 or more “1”. It is of most importance that all of these modules worked simultaneously. Conclusion: It is practicable to use flash-based FPGA in DRPS of TMSR project technically due to its non-software common cause failure, fast speed, simplification and parallelism.

Field Programmable Gate Array (FPGA), Digital Reactor Protection System (DRPS), Logical process, Analog to Digital Converter (ADC)

TL99

10.11889/j.0253-3219.2015.hjs.38.040404

中國(guó)科學(xué)院戰(zhàn)略性先導(dǎo)科技專項(xiàng)(No.XDA02010300)資助

劉燁，男，1988年出生，2012年于南京大學(xué)獲工程碩士學(xué)位，工程師，從事核反應(yīng)堆保護(hù)系統(tǒng)研究和設(shè)計(jì)工作

后接，E-mail: houjie@sinap.ac.cn

2014-08-27，

2014-12-23