楊振雷 王曉輝 蘇 弘 劉 杰 楊海波 成 科,3 童 騰

1（中國科學院近代物理研究所 蘭州 730000）

2（中國科學院大學 北京 100049）

3（西北師范大學 蘭州 730000）

一種Flash型FPGA單粒子效應測試方法設計及驗證

楊振雷1,2王曉輝1,2蘇 弘1劉 杰1楊海波1,2成 科1,3童 騰1,2

1（中國科學院近代物理研究所 蘭州 730000）

2（中國科學院大學 北京 100049）

3（西北師范大學 蘭州 730000）

隨著現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)在現(xiàn)代航天領域的廣泛應用，F(xiàn)PGA的單粒子效應(Single Event Effect, SEE)逐漸成為人們的研究熱點。選擇Microsemi公司Flash型FPGA分布范圍最廣的可編程邏輯資源VersaTile和對單粒子效應敏感的嵌入式RAM單元RAM Block作為單粒子效應的主要測試對象，提出了兩種不同的單粒子效應測試方法；然后，使用仿真工具ModelSim對提出的兩種電路的可行性進行了仿真驗證；最后，基于自主研發(fā)的實驗測試平臺，在蘭州重離子加速器(Heavy Ion Research Facility in Lanzhou, HIRFL)上使用86Kr束進行了束流輻照實驗，實驗結(jié)果表明，測試方法合理有效。

現(xiàn)場可編程門陣列，單粒子效應，VersaTile，RAM Block

空間輻射環(huán)境中充斥著各種帶電粒子，會導致航天器中的半導體器件發(fā)生單粒子效應(Single Event Effect, SEE)，從而影響到航天器的壽命和可靠性。因此，在航天器發(fā)射之前，必須對其中的半導體器件進行單粒子效應測試，并采取一定的抗輻射加固方法，提高航天器的可靠性[1]。地面模擬實驗是研究單粒子效應的重要途徑之一。地面模擬實驗是采用粒子加速器提供的高能重離子、質(zhì)子、252Cf源、中子源等對半導體器件進行輻照，誘發(fā)其產(chǎn)生單粒子效應進行研究[2]。然而，加速器束流實驗機時有限且費用昂貴，因此，在束流實驗之前，采用合理的仿真方法和故障注入方法，對測試方法進行充分的驗證，可確保實驗的可行性，提高束流的利用率。

國外對現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)單粒子效應的研究開始于20世紀90年代，對FPGA單粒子效應測試方法、失效機理和加固方法均開展了深入的研究[3]。而國內(nèi)對FPGA單粒子效應的研究起步相對較晚。但是，隨著FPGA在現(xiàn)代航天領域的廣泛應用，F(xiàn)PGA的單粒子效應逐漸成為人們研究的熱點。近年來，國內(nèi)多家單位，如中國科學院近代物理研究所、中國原子能科學研究院、航天相關(guān)院所及部分高校對FPGA單粒子效應開展了一定的研究工作，從中獲得了大量的實驗數(shù)據(jù)[4]。

FPGA結(jié)構(gòu)復雜，包含時序邏輯電路、組合邏輯電路、存儲單元和功能單元等，在輻照環(huán)境下，容易發(fā)生單粒子翻轉(zhuǎn)、單粒子瞬態(tài)、單粒子功能中斷和單粒子閂鎖等效應[5]。蘭州重離子加速器(Heavy Ion Research Facility in Lanzhou, HIRFL)是我國重要的中高能重離子加速器，可提供幾百MeV至幾個GeV的重離子，有寬廣的LET范圍，特別適合于單粒子效應研究。目前在該加速器上已經(jīng)開展了大量的研究工作，并取得了一系列重要成果[6]。

1 FPGA單粒子效應測試方法

Microsemi公司Flash型FPGA具有高性能、低功耗、低成本和固件錯誤免疫等優(yōu)點，應用于多顆衛(wèi)星和航天器中[7]。本文選取Microsemi公司ProASIC3系列的A3P250作為典型器件開展單粒子效應研究，深入了解該類器件的單粒子效應特性，為航天事業(yè)提供實驗數(shù)據(jù)。

ProASIC3系列FPGA邏輯容量為1.5萬–100萬系統(tǒng)門，采用130nm工藝，晶體管受7層金屬保護，具有多達144kbit雙端口RAM以及多達300個用戶輸入/輸出(Input/Output, I/O)口并且支持多種I/O標準，運行頻率高達300MHz[8]。結(jié)構(gòu)框圖如圖1所示，主要包括以下幾部分：輸入輸出端口(I/Os)、可編程邏輯資源(VersaTile)、存儲單元(RAM Block)、FlashROM和時鐘調(diào)節(jié)電路(Clock Conditioning Circuits, CCC)。其中，VersaTile是FPGA的核心單元，在該系列FPGA中的分布最廣；RAM Block是對單粒子效應敏感的單元，極易發(fā)生單粒子翻轉(zhuǎn)(Single Event Upset, SEU)[9]。因此，本文將VersaTile和RAM Block作為單粒子效應實驗的研究對象。

圖1 ProASIC3系列FPGA結(jié)構(gòu)框圖[10]Fig.1 ProASIC3 series FPGA structure diagram[10].

2 VersaTile測試方法

VersaTile為Flash型FPGA的基本組成單元，可以配置成與門、或門、非門或者多路選擇器等組合邏輯，也可以配置成不帶復位的D觸發(fā)器(DFN1)、具有使能端的D觸發(fā)器(DFN1E1)、具有清零端的D觸發(fā)器(DFN1C1)等時序邏輯。為了測試VersaTile的SEU特征，待測器件(Device Under Test, DUT)被配置成多條移位寄存器鏈，設計框圖如圖2所示。在該設計中，移位寄存器鏈被分成4個模塊，每個模塊被設計成不同類型的復位方式：不帶復位(Without Reset)移位寄存器鏈、同步復位(Synchronous Reset, SYN_RST)移位寄存器鏈、異步復位(Asynchronous Reset, ASYN_RST)移位寄存器鏈和異步復位同步釋放(Asynchronous Reset Synchronous Release, ARSR_RST)移位寄存器鏈。其中，不帶復位移位寄存器鏈和同步復位移位寄存器鏈被配置成DFN1型D觸發(fā)器鏈，異步復位寄存器鏈和異步復位同步釋放寄存器鏈被配置成DFN1C型D觸發(fā)器鏈。因此，通過這樣的設計，可以測試不同類型D觸發(fā)器的SEU特性。在A3P250 FPGA中，共包括6144個VersaTile。在該設計中，將每條寄存器鏈的長度設置為135，共使用6 066個VersaTile，占總數(shù)的99%。

圖2 移位寄存器鏈結(jié)構(gòu)框圖Fig.2 Framework of the shift register chain.

每個模塊的3個移位寄存器鏈組采用三種輸入信號：連續(xù)“0”模式、連續(xù)“1”模式和“01”交替模式，而每個移位寄存器鏈組對應有4路輸出信號：輸出1、輸出2、輸出3以及輸出123的三模冗余(Triple Modular Redundancy, TMR)信號。未發(fā)生SEU時，4路輸出信號應該為全0或者全1。但是，當VersaTile單元發(fā)生SEU時，如圖3和表1中所示，OUT2[1]在第7個時鐘(Clock, CLK)發(fā)生SEU，這時，輸出信號將由全0或者全1變?yōu)?和1的組合。在這種情況下，只要控制FPGA檢測到DUT的OUT[3:0]按位相或等于1且按位相與等于0，即可判斷VersaTile單元發(fā)生SEU。

圖3 輸出端口OUT2時序圖Fig.3 Sequence diagram of OUT2.

表1 輸出信號真值表Table 1 Truth table of the output signal.

2.1 RAM Block測試方法

RAM Block是Flash型FPGA的內(nèi)部存儲單元。在A3P250中，共有8個RAM單元，每個單元有4608bit，均能夠配置成雙端口(Dual-Port)和兩端口(Two-Port)存儲器。ProASIC3系列FPGA有兩種RAM Block：RAM4K9和RAM512×18，雙端口的RAM使用RAM4K9，兩端口RAM使用RAM4K9或者RAM512×18模塊。ProASIC3系列FPGA的RAM塊支持不同寬度和不同深度的配置，雙端口的RAM可以配置成4K×1、2K×2、1K×4或者512×9，而兩端口的RAM可以配置成256×18或者512×9[10]。

為了使測試能覆蓋到所有的8塊RAM單元，在本設計中，將每個RAM單元配置成512×9位，使用統(tǒng)一的讀寫時鐘，如圖4所示。8個RAM單元依次編號為RAM0–RAM4、RAM_A、RAM_B和RAM_C，其中，RAM_A、RAM_B和RAM_C經(jīng)過TMR處理，組成RAM5。同時，為了防止控制RAM單元的讀寫模塊發(fā)生SEU，讀寫模塊均經(jīng)過TMR處理。

圖4 RAM Block單元測試框圖Fig.4 Framework of RAM Block.

RAM Block的測試時序如圖5所示，檢測模式采取“寫讀寫讀”模式。當接收到開始測試指令時，寫使能WEN置低，由于RAM1–RAM5采用統(tǒng)一的寫地址總線和寫數(shù)據(jù)總線，所以數(shù)據(jù)一次性寫入到RAM中，RAM寫滿后，寫滿信號WR_FULL生效；然后，讀使能REN[0]–REN[5]逐次生效，RAM中的內(nèi)容逐個按地址讀出，并與預置數(shù)據(jù)比較以判斷是否發(fā)生SEU。如果RAM單元中的內(nèi)容發(fā)生SEU，相關(guān)信息，如錯誤數(shù)據(jù)、RAM編號以及錯誤地址等，一起寫入到先入先出隊列(First Input First Output, FIFO)中，并上傳給上位機，以便進行進一步的分析。

圖5 RAM Block單元測試框圖Fig.5 Sequence diagram of RAM Block.

3 仿真驗證

為了驗證測試方法的可行性，必須對提出的方案進行仿真驗證。本文采用Mentor Graphics的子公司Model Technology的產(chǎn)品ModelSim進行仿真驗證。ModelSim是基于單內(nèi)核的Verilog、VHDL混合仿真器，同時也是業(yè)界最優(yōu)秀的HDL語言仿真軟件之一，其采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，具有個性化的圖形界面和用戶接口，是FPGA設計的首選仿真軟件[11]。

仿真驗證開始前，需為每個設計編寫相對應的testbench?？紤]到testbench的可移植性，按照圖6所示的結(jié)構(gòu)框圖進行設計，這樣，每次更改設計只需要更改接口模塊和必要的測試代碼即可。仿真驗證結(jié)構(gòu)框圖主要由故障注入模塊、指令發(fā)送模塊、接口模塊和SEU接收模塊組成，通過指令發(fā)送模塊將開始測試指令、復位指令、設置DUT頻率指令等發(fā)送給控制FPGA；控制FPGA在接收到指令后產(chǎn)生相應的時鐘、復位等系統(tǒng)信號，通過接口模塊傳送給DUT；同時，通過故障注入模塊在某種條件下改變DUT的輸入，進而模擬輻照環(huán)境下的SEU；控制FPGA一直監(jiān)控DUT的輸出，當DUT中發(fā)生單粒子翻轉(zhuǎn)后，將翻轉(zhuǎn)的時刻、地址等信息打包發(fā)送給SEU接收模塊，SEU接收模塊對信息進行處理、實時保存并且顯示。

圖6 仿真驗證結(jié)構(gòu)框圖Fig.6 Framework of simulation.

其中，故障注入模塊的原理圖如圖7所示，當需要模擬一個SEU事件時，將INJ_EN置1，注入錯誤端口INJ_ERR與正確數(shù)據(jù)輸入端口DATA_IN異或，即可將模擬的SEU故障注入到DUT中，從而模擬了輻射環(huán)境中的SEU。

圖7 故障注入模塊原理圖Fig.7 Schematic of fault injection.

3.1 VersaTile 測試方法仿真

由于移位寄存器鏈的數(shù)量較多，且工作方式相同，檢測方法也相同。本文以無復位寄存器鏈全0鏈中的一條為例，注入錯誤進行仿真，注入錯誤的周期為10ms。在仿真過程中，首先，發(fā)送全局復位命令；然后，發(fā)送設定頻率命令，這里DUT的運行頻率設定為100MHz；然后，再發(fā)送開始測試命令；最后，SEU接收模塊開始監(jiān)視SEU信息，如果發(fā)生SEU，便在ModelSim的Transcript中打印輸出。

如圖8所示，在t1時刻注入錯誤，輸入由0翻轉(zhuǎn)為1，該錯誤在t2時刻被檢測出。錯誤被檢測到的同時，觸發(fā)FIFO的寫操作FIFOCHECK_WREN，將該錯誤寫入FIFO中，同時將此次事件打印到Transcript中顯示出來。SEU信息按SEU發(fā)生時刻(Time)、移位寄存器鏈的編號(No)和錯誤數(shù)據(jù)(SEU)列出，如圖9所示。從仿真結(jié)果中可以看出，發(fā)生SEU鏈的編號為0，即全0鏈，數(shù)據(jù)為0100（其中，低3位為3條移位寄存器鏈的輸出，最高位為低3位進行TMR的輸出），3條鏈中的1條發(fā)生錯誤，TMR位正確。由此可見，設計思路正確，測試方法能夠準確地檢測到SEU。

圖8 移位寄存器鏈仿真波形圖Fig.8 Simulation diagram of the shift register chain.

圖9 移位寄存器鏈仿真結(jié)果Fig.9 Simulation result of the shift register chain.

3.2 RAM Block測試方法仿真

RAM Block的仿真過程如下：首先，發(fā)送配置數(shù)據(jù)命令，這里以“01”交替模式為例，即寫入到RAM中的數(shù)據(jù)為0x155，同時，在地址0x100中注入錯誤0x154；然后，發(fā)送開始測試命令；最后，仿真模塊中的SEU接收模塊開始監(jiān)視SEU信息，如果發(fā)生SEU，便在ModelSim的Transcript中打印輸出。

如圖10所示，當寫使能WEN有效時，RAM中除地址0x100寫入0x154外，其余均被寫入0x155；寫完畢后，讀使能REN[5:0]生效，從仿真波形圖中可以看出，每個錯誤均被檢查出來。錯誤被檢測出來的同時，F(xiàn)IFO寫使能FIFO_WREN生效，每個錯誤均被寫入FIFO中，最終被打印到Transcript中顯示出來。SEU信息按SEU發(fā)生時刻(Time)、編號(No)、地址(Addr)、錯誤數(shù)據(jù)(SEU)列出，如圖11所示。從仿真結(jié)果中可以看出，每個RAM塊地址位為0x100均發(fā)生SEU，數(shù)據(jù)由0x155翻轉(zhuǎn)為0x154（由于DUT的工作頻率為20MHz，控制FPGA的工作頻率為100MHz，所以每個錯誤被檢測出5次）。由此可見，測試方法設計正確，能夠準確地檢測到SEU。

圖10 RAM Block仿真波形圖Fig.10 Simulation diagram of RAM Block.

圖11 RAM Block仿真結(jié)果Fig.11 Simulation result of RAM Block.

4 實驗驗證

4.1 實驗平臺簡介

為了對單粒子效應進行深入的研究，中國科學院近代物理研究所自行研發(fā)了一套通用型單粒子效應測試系統(tǒng)，該系統(tǒng)提供了120個單端IO和40對差分IO，支持1.5 V、1.8 V、2.5 V和3.3 V等常用電平標準，采用的高速連接器傳輸速率高達200Mbps，因此，該系統(tǒng)具有良好的通用性。目前，該系統(tǒng)已經(jīng)在HIRFL上開展了多次實驗，對多款靜態(tài)隨機存儲器(Static Random Access Memory, SRAM)器件、幾款FPGA進行了單粒子效應測試，取得了大量的實驗數(shù)據(jù)[6]。

FPGA單粒子效應測試平臺基本結(jié)構(gòu)如圖12所示。整個測試平臺由上位機、測試系統(tǒng)和DUT組成。上位機通過RS485與測試系統(tǒng)進行通信，完成命令的發(fā)送、測試系統(tǒng)工作狀態(tài)和實驗數(shù)據(jù)的接收，并對實驗數(shù)據(jù)進行在線分析和存儲，同時通過RS232與可編程電源進行通信，對DUT的電壓和電流進行實時監(jiān)測顯示，如果發(fā)生單粒子閂鎖(Single Event Latch-up, SEL)，則立即關(guān)閉可編程電源并實時記錄SEL信息；測試系統(tǒng)主要包括電源模塊、時鐘復位模塊、JTAG (Joint Test Action Group)模塊和控制FPGA組成，電源模塊為控制FPGA提供電源，時鐘復位模塊為控制FPGA提供時鐘和復位信號，通過JTAG模塊配置控制FPGA，控制FPGA實時監(jiān)測DUT的輸出，一旦發(fā)生SEU，將SEU發(fā)生的時刻、地址等信息緩沖到FIFO，最終報告給上位機；DUT由可編程電源直接供電，并通過高速連接器與測試系統(tǒng)相連接，同時由控制FPGA提供時鐘信號、復位信號以及其他輸入信號。

圖12 FPGA單粒子效應測試平臺結(jié)構(gòu)框圖Fig.12 Framework of single event effect about FPGA.

4.2 測試結(jié)果

利用FPGA單粒子效應測試平臺，在HIRFL束流輻照終端利用86Kr束，對A3P250進行了束流實驗。束流垂直于器件表面入射，離子LET值范圍為20.20–40.91MeV·mg?1·cm2。VersaTile的束流測試，實驗條件為LET=21.11 MeV·mg?1·cm2，DUT工作頻率設置為50MHz；RAM Block的束流測試，實驗條件為LET=37.62 MeV·mg?1·cm2，RAM中寫全1。獲得的實驗數(shù)據(jù)如表2所示。該測試數(shù)據(jù)與文獻[9]中的測試數(shù)據(jù)非常接近，由此表明，測試方法合理有效。

表2 測試數(shù)據(jù)Table 2 Experimental data.

5 結(jié)語

本文以Microsemi公司Flash型FPGA為研究對象，重點研究了可編程邏輯資源VersaTile和嵌入式存儲單元RAM Block這兩種核心單元，針對每個單元分別提出了不同的測試方法，并使用仿真工具ModelSim對每個檢測方法的可行性進行了仿真。在蘭州重離子加速器的束流終端上使用86Kr束進行了束流實驗，實驗結(jié)果表明，測試方法合理有效。

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CLC TN386

Design and verification of test method for the single event effect in flash-based FPGA

YANG Zhenlei1,2WANG Xiaohui1,2SU Hong1LIU Jie1YANG Haibo1,2CHENG Ke1,3TONG Teng1,2
1(Institute of Modern Physics, Chinese Academy of Sciences, Lanzhou 730000, China)
2(University of Chinese Academy of Sciences, Beijing 100049, China)
3(Northwest Normal University, Lanzhou 730000, China)

Background: With the increased application of Field Programmable Gate Array (FPGA) in the field of spaceflight, Single Event Effect (SEE) of FPGA is attracting more and more attentions recently. Purpose: The aim is to study single event effect in flash-based FPGA manufactured by Microsemi. Methods: VersaTile and RAM Block from the flash-based FPGA are selected as the research object. First of all, the simulation verification of the method was performed by using ModelSim toolkit. Then the experimental tests of FPGA samples were carried out using SEE testbed based on the Heavy Ion Research Facility in Lanzhou (HIRFL). Results and Conclusion: The simulation results verify that the test methods are effective, and the Single Event Upset (SEU) are detected timely and accurately. Experimental results on the SEE test base using86Kr of HIRFL showed its rationality and validation.

Field Programmable Gate Array (FPGA), Single Event Effect (SEE), VeasaTile, RAM Block

TN386

10.11889/j.0253-3219.2015.hjs.38.020404

No.11079045、No.11305233)資助

楊振雷，男，1985年出生，2011年畢業(yè)于中國地質(zhì)大學（武漢），現(xiàn)為博士研究生，核電子學專業(yè)

蘇弘，E-mail: suhong@impcas.ac.cn

2014-08-13，

2014-09-08