楊 濤 李成文 陳 國(guó) 范 超

（中國(guó)航空計(jì)算技術(shù)研究所，陜西 西安 710065）

機(jī)載計(jì)算機(jī)高速數(shù)字電路系統(tǒng)的硬件抗干擾設(shè)計(jì)

楊 濤 李成文 陳 國(guó) 范 超

（中國(guó)航空計(jì)算技術(shù)研究所，陜西 西安 710065）

文章首先分析了機(jī)載計(jì)算機(jī)高速數(shù)字電路系統(tǒng)干擾噪聲產(chǎn)生的原因，然后分析了干擾噪聲耦合途徑，最后重點(diǎn)闡述了硬件抗干擾設(shè)計(jì)，其中硬件抗干擾設(shè)計(jì)內(nèi)容包括：元器件選擇、電源地設(shè)計(jì)、幾種典型電路設(shè)計(jì)、總線(xiàn)設(shè)計(jì)等。

信號(hào)；噪聲；干擾；耦合

隨著航空技術(shù)的快速發(fā)展，飛機(jī)對(duì)航空電子設(shè)備提出了越來(lái)越高的要求，它不僅要求航空電子設(shè)備有很高的性能價(jià)格比，更要求航空電子設(shè)備有很高的可靠性。機(jī)載計(jì)算機(jī)在眾多的航空電子設(shè)備里處于核心位置，對(duì)整個(gè)飛機(jī)狀態(tài)起控制作用。因此機(jī)載計(jì)算機(jī)既要很高的處理速度又要具有非常高的可靠性。但高速度的機(jī)載計(jì)算機(jī)會(huì)有很多不可靠因素，一方面由于機(jī)載計(jì)算機(jī)所處的環(huán)境十分的惡劣，表現(xiàn)在溫度、振動(dòng)、沖擊、溫?zé)帷Ⅺ}霧、霉菌等。另一方面機(jī)載計(jì)算機(jī)數(shù)字系統(tǒng)的速度不斷提高，也會(huì)帶來(lái)許多低速數(shù)字系統(tǒng)所沒(méi)有的噪聲干擾。本文針對(duì)機(jī)載計(jì)算機(jī)高速數(shù)字系統(tǒng)的特點(diǎn)，分析干擾噪聲產(chǎn)生的原因及傳播途徑，從硬件角度提出抗干擾設(shè)計(jì)的方法。

1 干擾噪聲產(chǎn)生的原因

噪聲是任何不希望有的對(duì)系統(tǒng)產(chǎn)生負(fù)作用的信號(hào)。噪聲分內(nèi)部噪聲、人為噪聲和自然噪聲。人為噪聲是由其他電子設(shè)備或系統(tǒng)產(chǎn)生的噪聲，自然噪聲是天文氣象中大自然產(chǎn)生的噪聲。人為噪聲和自然噪聲是系統(tǒng)外部的，通過(guò)隔離和屏蔽措施可以避免。內(nèi)部噪聲是系統(tǒng)內(nèi)部或器件本身產(chǎn)生的噪聲。下面著重分析機(jī)載計(jì)算機(jī)高速數(shù)字系統(tǒng)內(nèi)部干擾噪聲產(chǎn)生的原因。

1.1過(guò)渡干擾

過(guò)渡干擾是由于邏輯信號(hào)傳輸時(shí)間的影響而引起的干擾。它與電路內(nèi)部競(jìng)爭(zhēng)、險(xiǎn)象以及可能出現(xiàn)的中間狀態(tài)有關(guān)。例如，在圖1的邏輯電路中，信號(hào)B發(fā)生變化時(shí)，該變化經(jīng)G1和G2到達(dá)G4的時(shí)間與經(jīng)G3到達(dá)G4的時(shí)間有先有后，使得電路出現(xiàn)競(jìng)爭(zhēng)現(xiàn)象。

圖1　競(jìng)爭(zhēng)電路

過(guò)渡干擾可以導(dǎo)致系統(tǒng)產(chǎn)生錯(cuò)誤的邏輯動(dòng)作，使邏輯關(guān)系混亂，控制失靈，甚至破壞電路正常工作。

1.2尖峰噪聲

尖峰噪聲是由器件的開(kāi)關(guān)門(mén)動(dòng)作引起的。器件在開(kāi)關(guān)時(shí)會(huì)產(chǎn)生很大的沖擊電流，并在傳輸線(xiàn)和供電電源內(nèi)阻上產(chǎn)生較大壓降形成尖峰噪聲干擾。在如圖2所示的TTL與非門(mén)中，當(dāng)輸出端開(kāi)關(guān)時(shí)，引起晶體管T4和T5在截止和飽和狀態(tài)之間轉(zhuǎn)換，由于這種轉(zhuǎn)換需要一定的時(shí)間，因此T4和T5有一短時(shí)間處在導(dǎo)通狀態(tài)，使得輸出負(fù)載增大。這種增大的負(fù)載在電源VCC上引起一個(gè)負(fù)尖峰信號(hào)，在電源地VSS上引起一個(gè)正尖峰信號(hào)。高速電路系統(tǒng)中，許多門(mén)同時(shí)快速開(kāi)關(guān)，在電源和地線(xiàn)上將引起嚴(yán)重噪聲。

圖2　TTL與非門(mén)

1.3電磁干擾

電磁干擾（EMI）是由于任何載流導(dǎo)體周?chē)嬖诖艌?chǎng)而引起的，來(lái)自一個(gè)導(dǎo)體的磁通量在另一個(gè)導(dǎo)體可以感應(yīng)電流而產(chǎn)生瞬時(shí)電壓。根據(jù)Fourier信號(hào)分析理論，快速跳變信號(hào)在產(chǎn)生和傳輸過(guò)程中，必然伴隨著豐富的高次諧波的產(chǎn)生和傳輸，這些信號(hào)放大之后會(huì)產(chǎn)生電磁能量輻射，因此在高速數(shù)字電路系統(tǒng)中，電磁噪聲是很?chē)?yán)重的干擾源。

1.4靜電干擾

靜電干擾（ESI）是由兩個(gè)鄰近的導(dǎo)體通過(guò)電容耦合而引起的。由于任意兩條導(dǎo)線(xiàn)之間均存在分布電容，相鄰兩導(dǎo)線(xiàn)之間分布電容比較大。這樣兩根鄰近的導(dǎo)線(xiàn)就象電容器的兩個(gè)極板那樣起作用；在一個(gè)導(dǎo)體上建立的電荷在另一個(gè)導(dǎo)體上感應(yīng)出相反的電荷。

1.5反射干擾

信號(hào)反射是由于終端負(fù)載不匹配造成的。在高速數(shù)字電路中，信號(hào)線(xiàn)的負(fù)載電容對(duì)信號(hào)傳輸影響很大。由于負(fù)載電容的存在，隨著信號(hào)線(xiàn)的增加，信號(hào)在傳輸線(xiàn)上的延時(shí)會(huì)增加。這使得信號(hào)在未經(jīng)終端匹配的信號(hào)線(xiàn)上傳輸過(guò)程中發(fā)生多次反射，導(dǎo)致振鈴現(xiàn)象。振鈴會(huì)產(chǎn)生非法電壓過(guò)渡，甚至損壞元器件。

2 干擾噪聲耦合途徑

干擾噪聲產(chǎn)生后，要經(jīng)過(guò)傳輸途徑耦合的其他電路中，對(duì)被干擾對(duì)象產(chǎn)生干擾。下面分析干擾噪聲幾個(gè)主要的耦合途徑。

2.1信號(hào)線(xiàn)耦合

信號(hào)線(xiàn)耦合是干擾噪聲經(jīng)過(guò)信號(hào)導(dǎo)線(xiàn)直接傳導(dǎo)到信號(hào)接受電路中而造成對(duì)接受電路的干擾。信號(hào)線(xiàn)耦合最常見(jiàn)的傳導(dǎo)模式是差模傳導(dǎo)和共模傳導(dǎo)。

差模傳導(dǎo)方式如圖 3所示。噪聲往返與兩信號(hào)線(xiàn)間，噪聲電流和信號(hào)電流的往返路徑是一致的。

圖3　差模傳導(dǎo)噪聲

共模傳導(dǎo)方式如圖 4所示。噪聲電流在兩信號(hào)線(xiàn)上各流一部分，以地為公共回路。信號(hào)電流只在往返信號(hào)線(xiàn)上流過(guò)。

圖4　共模傳導(dǎo)噪聲

2.2電源地耦合

電源地耦合是一個(gè)器件產(chǎn)生的干擾噪聲經(jīng)過(guò)電源線(xiàn)和地線(xiàn)耦合到系統(tǒng)各器件中。在高速數(shù)字電路系統(tǒng)中，器件快速開(kāi)關(guān)產(chǎn)生的尖峰噪聲大部分是通過(guò)電源地耦合到其他電路。

2.3公共阻抗耦合

公共阻抗耦合是干擾噪聲通過(guò)噪聲源和信號(hào)源的公共阻抗傳導(dǎo)耦合。因?yàn)閮呻娐返碾娏髁鹘?jīng)一個(gè)公共阻抗時(shí)一個(gè)電路在該電阻上的電壓降將會(huì)影響到另一個(gè)電路。常見(jiàn)的公共阻抗耦合有公共地和電源阻抗兩種。

2.4電容耦合

電容耦合是干擾噪聲通過(guò)電路中的分布電容耦合到被干擾對(duì)象。由于元件之間、導(dǎo)線(xiàn)之間、導(dǎo)線(xiàn)與元件之間存在著分布電容，若在一導(dǎo)體上發(fā)生電位變化通過(guò)分布電容使其他導(dǎo)體的電位受到影響。

2.5電磁輻射耦合

電磁輻射耦合是高頻干擾噪聲通過(guò)電磁場(chǎng)輻射耦合到被干擾對(duì)象。在高速數(shù)字電路中，由于信號(hào)脈沖快速變化產(chǎn)生高頻電流。當(dāng)高頻電流流過(guò)導(dǎo)體時(shí)，該導(dǎo)體周?chē)a(chǎn)生電力線(xiàn)和磁力線(xiàn)，并發(fā)生高頻變化，從而形成一種在空中傳播的電磁場(chǎng)。處于電磁波中的導(dǎo)體便會(huì)感應(yīng)出相應(yīng)頻率的電動(dòng)勢(shì)。

3 硬件抗干擾設(shè)計(jì)

由于機(jī)載計(jì)算機(jī)高速數(shù)字系統(tǒng)的高速特性，使得系統(tǒng)噪聲產(chǎn)生很復(fù)雜而且噪聲也更為嚴(yán)重。這需要硬件電路設(shè)計(jì)者全面權(quán)衡、精心設(shè)計(jì)，采用有效措施來(lái)消除干擾噪聲源，阻斷干擾噪聲的傳輸通道，以提高系統(tǒng)抗干擾能力。

3.1元器件選擇

元器件是構(gòu)成系統(tǒng)的基礎(chǔ)。設(shè)計(jì)者在進(jìn)行電路設(shè)計(jì)時(shí)，要根據(jù)系統(tǒng)（或模塊）的功能特性精心選擇器件。為提高機(jī)載計(jì)算機(jī)的速度和抗干擾性能，建議設(shè)計(jì)者選擇那些速度快、集成度高、抗干擾能力強(qiáng)、功耗小的元器件。使用集成度高的器件，可以使減少印制板連線(xiàn)，從而可以減少線(xiàn)間串?dāng)_。使用功耗小的器件可以降低器件的發(fā)熱量，這樣可以減少因器件溫飄引起的噪聲。

3.2電源地設(shè)計(jì)

很多干擾噪聲是通過(guò)電源引入機(jī)載計(jì)算機(jī)系統(tǒng)，并由電源線(xiàn)和地線(xiàn)傳導(dǎo)耦合到各電路中。因此對(duì)引入系統(tǒng)的電源先要經(jīng)過(guò)濾波器濾波，其作用可以抑制供電電源尖峰，同時(shí)也可以防止電磁干擾侵入系統(tǒng)。然后經(jīng)過(guò)電源模塊的變換、整流和穩(wěn)壓等處理得到系統(tǒng)工作電壓。為阻止電源噪聲侵入系統(tǒng)各功能模塊中，需要對(duì)各功模塊的輸入電源實(shí)施去耦濾波。其方法是在印制板入口處的電源線(xiàn)和地線(xiàn)間放置一個(gè)大容量的鉭電解電容和一個(gè)小容量的非電解電容。大電容濾除電源的低頻干擾成分，小電容濾除電源的高頻干擾成分。另外在IC器件的電源線(xiàn)和地線(xiàn)間接入0.1μF的去耦電容，其作用可提供和吸收IC器件開(kāi)關(guān)瞬間的充放電能量，同時(shí)可以旁路掉器件的高頻噪聲。在器件的電源和地線(xiàn)間放置去耦電容來(lái)消除尖峰噪聲，因?yàn)槿ヱ铍娙菘梢蕴峁┢骷_(kāi)關(guān)過(guò)程中所需的額外電流。

3.3電路設(shè)計(jì)

3.3.1復(fù)位電路設(shè)計(jì)

復(fù)位信號(hào)對(duì)噪聲很敏感。 設(shè)計(jì)可靠的復(fù)位電路能夠有效地提高數(shù)字系統(tǒng)的抗干擾性能。復(fù)位電路要求具有快速上電復(fù)位和掉電復(fù)位功能。如圖5，用MAX791芯片可構(gòu)成良好的復(fù)位電路。MAX791能監(jiān)控電源電壓，復(fù)位產(chǎn)生時(shí)間足夠長(zhǎng)可保證系統(tǒng)完成復(fù)位。MAX791產(chǎn)生復(fù)位輸出的條件如下：

（1）電源VCC<4.65V；

（2）復(fù)位輸入MR#<1.25V；

（3）復(fù)位輸出保持200ms。

圖5　復(fù)位電路

3.3.2時(shí)鐘電路設(shè)計(jì)

在高速數(shù)字系統(tǒng)中，高頻時(shí)鐘信號(hào)是嚴(yán)重的干擾源，同時(shí)也易受到噪聲的干擾。時(shí)鐘是系統(tǒng)的同步基準(zhǔn)信號(hào)，必須避免受噪聲干擾。高頻時(shí)鐘電路設(shè)計(jì)如圖 6所示，高頻時(shí)鐘信號(hào)經(jīng)單向驅(qū)動(dòng)器驅(qū)動(dòng)，再用串聯(lián)電阻端接時(shí)鐘輸出以獲得完整規(guī)則的時(shí)鐘信號(hào)。端接電阻用具有低電感的磁膜電阻。在一條時(shí)鐘線(xiàn)上不可放置多余兩個(gè)以上的負(fù)載一避免時(shí)鐘信號(hào)產(chǎn)生反射。為避免高頻時(shí)鐘干擾信號(hào)，時(shí)鐘線(xiàn)應(yīng)用地線(xiàn)包起來(lái)。

圖6　高頻時(shí)鐘電路

3.3.3處理器電路設(shè)計(jì)

中央處理器CPU是高速數(shù)字系統(tǒng)核心器件，易受到噪聲的干擾。處理器電路設(shè)計(jì)如圖7所示，CPU的數(shù)據(jù)、地址和輸出控制信號(hào)經(jīng)驅(qū)動(dòng)器驅(qū)動(dòng)送到局部總線(xiàn)，局部總線(xiàn)的數(shù)據(jù)、地址和輸入控制信號(hào)經(jīng)驅(qū)動(dòng)器隔離送中央處理器。這樣設(shè)計(jì)處理器是基于如下兩個(gè)因素：

（1）由于 CPU是大規(guī)處理芯片，集成度高，發(fā)熱比較大。為盡可能降低 CPU的功耗，其驅(qū)動(dòng)能力很低，一般為2～5mA。因此驅(qū)動(dòng)器可提高CPU的負(fù)載能力；

（2）外部的干擾噪聲是通過(guò)總線(xiàn)傳導(dǎo)耦合到 CPU。當(dāng)CPU受到噪聲干擾后，會(huì)造成程序計(jì)數(shù)器PC值改變。PC值被干擾后是隨機(jī)的，CPU在PC值的錯(cuò)誤引導(dǎo)下，引起程序混亂，破壞程序正常運(yùn)行，從而使系統(tǒng)失去控制。因此CPU受到的干擾會(huì)對(duì)系統(tǒng)引起很壞的影響，為了減少噪聲對(duì)CPU的干擾，采用驅(qū)動(dòng)器的隔離措施阻止噪聲侵入CPU。

圖7　處理器電路

3.3.4看門(mén)狗電路設(shè)計(jì)

看門(mén)狗電路主要用于監(jiān)控程序運(yùn)行周期，防止程序“跑飛”或陷入“死循環(huán)”?？撮T(mén)狗電路不斷監(jiān)視程序循環(huán)運(yùn)行時(shí)間，若發(fā)現(xiàn)時(shí)間超過(guò)定時(shí)的時(shí)間，則認(rèn)為程序“跑飛”或陷入“死循環(huán)”。這時(shí)看門(mén)狗電路產(chǎn)生中斷，引導(dǎo)中斷處理程序處理看門(mén)狗超時(shí)故障?？撮T(mén)狗用電路MAX791實(shí)現(xiàn)，電路設(shè)計(jì)如圖8所示?？撮T(mén)狗輸入WDI來(lái)自IO口離散量，看門(mén)狗輸出WDO送給中斷INT處理。SWT用于設(shè)置看門(mén)狗定時(shí)時(shí)間，當(dāng)SWT通過(guò)跨線(xiàn)S接電源VCC時(shí)，看門(mén)狗報(bào)警周期為1.6秒。如果在1.6秒內(nèi)WDI的輸入電平?jīng)]有變化，即沒(méi)有定時(shí)“喂狗”，則WDO會(huì)產(chǎn)生報(bào)警輸出給中斷INT。

看門(mén)狗定時(shí)周期可以由用戶(hù)自行配置。用戶(hù)在不跨接 S的情況下，改變電容C的值，可改變看門(mén)狗定時(shí)周期。定時(shí)周期preriod按公式1計(jì)算：

圖8　看門(mén)狗電路

3.3.5控制電路設(shè)計(jì)

控制電路一般由可編程器件實(shí)現(xiàn)，控制邏輯由設(shè)計(jì)者自己編寫(xiě)?？刂齐娐芬鶕?jù)系統(tǒng)時(shí)序要求產(chǎn)生各種控制信號(hào)以控制系統(tǒng)各電路有條不紊的工作。在邏輯電路設(shè)計(jì)中增加冗余項(xiàng)或在信號(hào)輸出端增加濾波電路可以消除過(guò)渡干擾。

3.4總線(xiàn)設(shè)計(jì)

在高速數(shù)字電路系統(tǒng)中，信號(hào)在總線(xiàn)上傳輸所造成的延遲、總線(xiàn)的負(fù)載、總線(xiàn)上由于分布參數(shù)造成的交叉串?dāng)_、由于負(fù)載不匹配造成的反射等問(wèn)題變得不可忽略?？偩€(xiàn)設(shè)計(jì)要注意以下幾個(gè)問(wèn)題。

3.4.1總線(xiàn)分級(jí)

為了使故障隔離，阻止外部噪聲入侵，可將總線(xiàn)分級(jí),每級(jí)總線(xiàn)總線(xiàn)設(shè)計(jì)接口電路并由驅(qū)動(dòng)器隔離。一般可將總線(xiàn)分成局部總線(xiàn)、系統(tǒng)總線(xiàn)和IO總線(xiàn)。

局部總線(xiàn)用于處理機(jī)程序和數(shù)據(jù)存儲(chǔ)器。因?yàn)镃PU訪(fǎng)問(wèn)ROM和RAM的頻率遠(yuǎn)高于訪(fǎng)問(wèn)其他資源，這樣可保證處理機(jī)快速訪(fǎng)問(wèn)存儲(chǔ)器。

系統(tǒng)總線(xiàn)用于處理機(jī)模塊和系統(tǒng)其他模塊間的連接，其總線(xiàn)寬度小于局部總線(xiàn)。IO總線(xiàn)用于處理機(jī)訪(fǎng)問(wèn) IO設(shè)備，速度要求很低。

3.4.2總線(xiàn)上拉

為了是總線(xiàn)穩(wěn)定，要求用電阻上拉總線(xiàn)。數(shù)據(jù)總線(xiàn)上拉有利于消除三態(tài)狀態(tài)；地址總線(xiàn)上拉可增加地址變化惰性；控制總線(xiàn)上拉可降低毛刺的干擾。

3.4.3線(xiàn)路端接

在高速數(shù)字電路中，由于負(fù)載不匹配造成的反射變得很?chē)?yán)重。反射可引起假信號(hào)躍變、數(shù)據(jù)錯(cuò)誤和對(duì)輸入電壓電平的干擾。對(duì)信號(hào)線(xiàn)進(jìn)行端接可以使信號(hào)反射減至最小并且能抑制輸入電平的上沖和下沖。線(xiàn)路端接有串聯(lián)端接和分岔端接兩種。

串聯(lián)端接如圖 9所示。串聯(lián)端接方法補(bǔ)償信號(hào)沿線(xiàn)路運(yùn)動(dòng)以前所產(chǎn)生的過(guò)流。因?yàn)槎私与娮柙黾恿诵盘?hào)的上升和下降時(shí)間，從而使線(xiàn)路在較長(zhǎng)時(shí)間內(nèi)發(fā)生電流變化。

圖9　串聯(lián)端接

分岔端接如圖 10所示。分岔端接調(diào)整線(xiàn)路終端電流。因?yàn)楫?dāng)線(xiàn)路電壓開(kāi)始上升超過(guò)VCC時(shí)R2電阻吸收多余的電流，當(dāng)線(xiàn)路電壓開(kāi)始上降到地以下時(shí)R1電阻向電路提供電流。

圖10　串聯(lián)端接

4 結(jié)束語(yǔ)

機(jī)載計(jì)算機(jī)高速數(shù)字電路系統(tǒng)的干擾噪聲很復(fù)雜。對(duì)于具體的系統(tǒng)，要提高系統(tǒng)的可靠性和看干擾性能需要設(shè)計(jì)者的精心設(shè)計(jì)。本文介紹了機(jī)載計(jì)算機(jī)高速數(shù)字電路系統(tǒng)的硬件抗干擾設(shè)計(jì)方面的內(nèi)容，可以為大家提供有益的參考和借鑒?？傊?，機(jī)載計(jì)算機(jī)需要很高的可靠性，希望設(shè)計(jì)者重視系統(tǒng)的抗干擾設(shè)計(jì)。

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Airborne computer hardware anti-interference of high-speed digital circuit system design

This paper first analyzes the onboard computer cause of high-speed digital circuit system interference noise, and then analyzes the interference noise coupling way, finally expounds the hardware anti-interference design. Hardware anti-interference design content includes: several typical circuit components selection, power supply design, design, and bus design.

Signal; noise; interference; coupling

V271.4

A

1008-1151(2015)06-0001-04

2015-04-11

楊濤（1981－），男，陜西武功人，中國(guó)航空計(jì)算技術(shù)研究所工程師，碩士，研究方向?yàn)闄C(jī)載計(jì)算機(jī)硬件設(shè)計(jì)與調(diào)試。