袁義生，朱本玉，羅 峰

（華東交通大學(xué)電氣與電子工程學(xué)院，江西 南昌330013）

隨著開關(guān)電源效率、功率密度的不斷提高，越來越多研究及開發(fā)人員將目光投向了驅(qū)動(dòng)電路。而傳統(tǒng)的驅(qū)動(dòng)電路損耗大、開關(guān)速度不可調(diào)等缺點(diǎn)，致使其無法實(shí)現(xiàn)變換器的更高效要求。一些學(xué)者針對(duì)低壓大電流變換器的同步整流技術(shù)［1-3］進(jìn)行了研究，并提出了一些改進(jìn)型的驅(qū)動(dòng)電路［4-5］，但此類驅(qū)動(dòng)電路存在驅(qū)動(dòng)能量不可調(diào)、能量都消耗在驅(qū)動(dòng)回路的阻抗上的問題，且隨著開關(guān)頻率增加，驅(qū)動(dòng)損耗呈曲線上升趨勢(shì)。因此，諧振驅(qū)動(dòng)技術(shù)［6-8］被提出應(yīng)用于高頻變換器中以減小高頻驅(qū)動(dòng)損耗。文獻(xiàn)［9］提出了適用于雙MOSFET管的諧振驅(qū)動(dòng)電路。為獲取更低的驅(qū)動(dòng)損耗，文獻(xiàn)［10］提出一種高效能量回饋、低導(dǎo)通損耗諧振驅(qū)動(dòng)電路。文獻(xiàn)［11］則直接采用變壓器漏感來替代諧振電感，實(shí)現(xiàn)更高功率密度。然而諧振驅(qū)動(dòng)電路存在不能直接有效減小主功率管開關(guān)損耗的缺點(diǎn)。

針對(duì)這一問題，提出一種恒流源驅(qū)動(dòng)電路，通過全橋結(jié)構(gòu)中特定的開關(guān)組合給電感充放電，從而獲得所需驅(qū)動(dòng)電流，由于驅(qū)動(dòng)時(shí)間短，而電感電流不能突變，從而實(shí)現(xiàn)恒流驅(qū)動(dòng)。搭建實(shí)驗(yàn)電路，通過對(duì)比試驗(yàn)，驗(yàn)證了所提驅(qū)動(dòng)電路的有效性。

1 拓?fù)浣Y(jié)構(gòu)及工作原理

1.1 拓?fù)浣Y(jié)構(gòu)

圖1為所述自適應(yīng)驅(qū)動(dòng)拓?fù)浣Y(jié)構(gòu)，由1個(gè)正電源Uc、一個(gè)負(fù)電源Uc、4個(gè)MOSFET（S1-S4）和電感Lr組成。其中，4 個(gè)MOSFET 呈全橋結(jié)構(gòu)，S1、S3為P溝道MOSFET，S2、S4為N 溝道MOSFET。二極管（D1-D4）為MOSFET體二極管，電容（Cs1-Cs4）為MOSFET寄生電容，iLr為電感電流。usg1、ugs2、usg3、ugs4分別為開關(guān)管S1、S2、S3、S4的驅(qū)動(dòng)電壓，Cgs為主管Q的前柵源極板間電容，Ugs為主開關(guān)管Q的驅(qū)動(dòng)電壓，方向如圖1所示。

1.2 電路工作原理

圖1 所提恒流源驅(qū)動(dòng)拓?fù)浣Y(jié)構(gòu)Fig.1 Proposed topology of constant current-source drive

圖2 主要工作波形Fig.2 Main operation waveforms

圖2為驅(qū)動(dòng)電路主要工作波形。調(diào)節(jié)相關(guān)開關(guān)管時(shí)序即可改變電感Lr的充放電時(shí)間，得到一個(gè)峰值電流iLr.peak，具體體現(xiàn)在圖2中的Mode 2，4，6，8 四個(gè)階段。實(shí)際電路中的Mode 3和7過程持續(xù)時(shí)間相當(dāng)短，為ns級(jí)，電感電流在此諧振過程中幾乎不變。

該驅(qū)動(dòng)電路由8 個(gè)工作模態(tài)組成。前半周期與后半周期電路工作基本對(duì)稱，因此僅分析半個(gè)周期的4個(gè)工作模態(tài)，各模態(tài)分析如下。

1）模態(tài)1（t0-t1）：t0時(shí)刻，S4開通，電感電流iLr減小到零。驅(qū)動(dòng)回路由電容Cgs、-Uc和S4體電阻組成，主功率管柵源電壓Ugs被鉗位在-Uc。t1時(shí)刻，該模態(tài)結(jié)束。

2）模態(tài)2（t1-t2）：t1時(shí)刻，S1開通，電感電流iLr從零開始線性上升，回路為Uc-S1-Lr-S4-（-Uc）。該模態(tài)為L(zhǎng)r充電過程，t2時(shí)刻，充電過程結(jié)束，電感電流達(dá)峰值iLr.peak。在該過程中，Ugs仍被鉗位在-Uc，保證主開關(guān)管處于有效關(guān)斷狀態(tài)。

3）模態(tài)3（t2-t3）：t2時(shí)刻，S4關(guān)斷，iLr給Cs4、Cgs充電，同時(shí)Cs3放電。由于此過程持續(xù)時(shí)間很短，且電感較大，因此，該階段中iLr基本不變，且Cgs相對(duì)Cs3、Cs4較大，幾乎以恒定的電流驅(qū)動(dòng)主管Q。t3時(shí)刻，Ugs達(dá)到Uc時(shí)，該模態(tài)結(jié)束，此時(shí)，Cs4充電至2Uc，Cs3放電至0。實(shí)際電路設(shè)計(jì)中，為確保驅(qū)動(dòng)電路中開關(guān)管的驅(qū)動(dòng)信號(hào)的可靠性，使時(shí)間段（t2-t3）大于主管的開通時(shí)間，這樣會(huì)出現(xiàn)一個(gè)短暫的環(huán)流過程，回路為L(zhǎng)r-D3-S1。

4）模態(tài)4（t3-t4）：該模態(tài)分3個(gè)小階段。t4時(shí)刻，關(guān)斷S1，開通S3，此后，iLr線性下降，回路為Uc-S3-Lr-D2-（-Uc）。電流降為0后，將繼續(xù)以該回路反向諧振，iLr反向增加，諧振至Cs2上電壓至2Uc，使得D1導(dǎo)通，之后進(jìn)入續(xù)流階段，電感電流將減小至0。該模態(tài)中S3處于可雙向?qū)顟B(tài)，保證了主管Q的可靠開通。

2 電路特性分析

2.1 驅(qū)動(dòng)的邏輯實(shí)現(xiàn)

圖3為邏輯驅(qū)動(dòng)結(jié)構(gòu)。圖中通過對(duì)低電平有效的PWM信號(hào)和開關(guān)調(diào)節(jié)電壓Ucr分別進(jìn)行邏輯和延時(shí)處理，得到四組可調(diào)脈沖驅(qū)動(dòng)信號(hào)去觸發(fā)S1-S4。

采用圖3（a）所示邏輯驅(qū)動(dòng)控制實(shí)現(xiàn)四組非隔離驅(qū)動(dòng)，圖3（b）中僅示S1、S2邏輯驅(qū)動(dòng)拓?fù)浣Y(jié)構(gòu)，S3驅(qū)動(dòng)拓?fù)浣Y(jié)構(gòu)結(jié)構(gòu)同S1，S4驅(qū)動(dòng)拓?fù)浣Y(jié)構(gòu)結(jié)構(gòu)同S2。Cp1、Cp2為隔直電容Soft_ref為軟起結(jié)構(gòu)，Delay為延時(shí)模塊。邏輯驅(qū)動(dòng)信號(hào)上電后，脈沖電源Vref軟啟動(dòng)，S’1、S1電壓均為Uc，使得ucp1為0；S’2電壓為0，S2電壓為-Uc，使得ucp2為Uc，方向如圖3（b）所示。Vref軟啟動(dòng)結(jié)束后，隔直電容上電壓平衡，由于其電容值遠(yuǎn)大于MOSFET柵源電容，故不影響驅(qū)動(dòng)過程。隔直電容穩(wěn)定時(shí)間為

其中：Cp為隔直電容容值；Rg為柵源極并聯(lián)電阻，二極管和柵源極寄生電容遠(yuǎn)小于Cp，故忽略。脈沖電源Vref軟啟動(dòng)時(shí)間需大于隔直電容穩(wěn)定時(shí)間τ，避免出現(xiàn)MOSFET直通現(xiàn)象。

圖3 邏輯驅(qū)動(dòng)結(jié)構(gòu)Fig.3 Structure of logical drive

2.2 電感設(shè)計(jì)

主管開通過程中，有如下電路方程

設(shè)計(jì)中，Uc為12 V直流源。從圖2可知，電感充電時(shí)間段（t1-t2）處于Q管關(guān)斷期間，（t5-t6）處于Q管導(dǎo)通期間。要維持恒定的電流驅(qū)動(dòng)Q，電感Lr不宜過低，因此，t12相對(duì)t23較大，理論最高驅(qū)動(dòng)頻率為1/（4t12），即電感電流處于連續(xù)狀態(tài)。實(shí)際驅(qū)動(dòng)中，iLr.peak選擇安培級(jí)，假定設(shè)計(jì)iLr.peak=2 A，Lr=7 μH，由式（2）計(jì)算可知t12=583 ns，最高驅(qū)動(dòng)頻率fmax=428.8 kHz，故在一般的電路中，電感電流完全可以做到斷續(xù)。占空比的大小取決于各管的時(shí)序安排，因此需合理配置好各管驅(qū)動(dòng)信號(hào)時(shí)序。

2.3 驅(qū)動(dòng)電路損耗分析

從波形圖不難發(fā)現(xiàn)，t3時(shí)刻，主管電容電壓Ugs升高到Uc，同時(shí)Cs3上電壓降至0，此時(shí)開通S3、S3可獲得ZVS開通；t7時(shí)刻，Ugs達(dá)到-Uc，Cs4上電壓降至0，此時(shí)開通S4、S4為ZVS開通。該電路中，S1、S2未能獲得軟開關(guān)，但t1、t5時(shí)刻顯示，電感電流從0開始線性增加，且相對(duì)較緩慢，因此S1、S2以較低電流開通，其開通損耗相對(duì)較低。

除此之外，驅(qū)動(dòng)電路自身?yè)p耗主要在電感充放電階段，充電回路（-Uc-S4-Lr-S1-Uc）為串聯(lián)RL電路。令R1,R4,RL分別為S1,S4和Lr的內(nèi)部等效電阻，令等效總電阻為Rz=R1+R4+RL，t12為充電時(shí)間。則電感電流滿足如下方程

由上式可解得電感電流為

則可得電感充電結(jié)束時(shí)的電流

該階段功率損耗為

由于各充放電階段的回路參數(shù)基本相同，因此，其余充放電階段功率損耗表達(dá)式與式（6）相同，在電路的單個(gè)工作周期內(nèi)，驅(qū)動(dòng)電路的充放電功率損耗為4Pch。值得注意的是，在Mode 4和Mode 8兩個(gè)模式中，電感電流流向直流源，向電源輸入端反饋能量。

3 實(shí)驗(yàn)與分析

搭建實(shí)驗(yàn)電路：S1、S3選擇P溝道MOSFET IRF4905，其RDS（on）為20 mΩ；S2、S4選擇N溝道MOSFET IRFZ44Z，其RDS（on）為13.9 mΩ。Uc、-Uc選擇正負(fù)12 V 直流源，電感Lr取值7 μH；主電路開關(guān)管選擇IRGP4063D，其輸入電容典型值為Cies=3.025 nF。

配置不同的Delay1（即t1～t2，t5～t6）值，即可獲得不同的電感電流峰值iLr.peak，從而使主管Q獲得所需等級(jí)的驅(qū)動(dòng)電流。圖4為傳統(tǒng)驅(qū)動(dòng)電路驅(qū)動(dòng)波形，圖4（b）顯示，開通過程中，驅(qū)動(dòng)電流先上升后下降，峰值達(dá)350 mA，開通時(shí)間長(zhǎng)達(dá)700 nS。圖5為采用所提電路的驅(qū)動(dòng)波形。圖5（a）中，Delay1 為520 nS，可計(jì)算知iLr.peak=1.8 A，從圖5（b）中可知，Ugs從-Uc上升到+Uc用時(shí)20 ns，與圖4（b）中對(duì)比，驅(qū)動(dòng)電流增加，驅(qū)動(dòng)時(shí)間大幅度減少，從而減少主開關(guān)管開關(guān)損耗。

圖5 ilr.peak=1.8 A時(shí)的波形圖Fig.5 Waveforms under ilr.peak=1.8 A

將所提驅(qū)動(dòng)電路與普通驅(qū)動(dòng)電路應(yīng)用在Boost 電路上，測(cè)試該電路在不同驅(qū)動(dòng)電路下的系統(tǒng)總效率，所測(cè)得兩者的效率對(duì)比曲線如圖6所示。從測(cè)試結(jié)果可知，在額定負(fù)載附近，采用所提驅(qū)動(dòng)電路的系統(tǒng)的效率提升了1%以上；輕載時(shí)，效率提升幅度更大，高達(dá)2.2%。

圖6 效率對(duì)比曲線圖Fig.6 Comparison curves of efficiency

4 結(jié)論

提出了一種恒流源功率管驅(qū)動(dòng)控制電路，設(shè)計(jì)了相應(yīng)的驅(qū)動(dòng)管開關(guān)邏輯關(guān)系與電路實(shí)現(xiàn)，電路具有以下特征。

1）利用電感電流不能突變?cè)韺?shí)現(xiàn)恒流驅(qū)動(dòng)主開關(guān)管的開通與關(guān)斷。

2）驅(qū)動(dòng)電路中部分開關(guān)管可做到軟開關(guān)。

3）電感電流工作于斷續(xù)狀態(tài)，減少了不必要的通態(tài)損耗。

4）可實(shí)現(xiàn)能量回饋。

該電路的主要缺點(diǎn)是驅(qū)動(dòng)過程中存在一個(gè)環(huán)流過程，但該環(huán)流電流較小，持續(xù)時(shí)間較短。通過實(shí)驗(yàn)驗(yàn)證了所提驅(qū)動(dòng)電路的可行性及有效性，相比傳統(tǒng)驅(qū)動(dòng)電路，在不同輸出功率下，電路效率均有所提高。

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