王政集 劉 詝 粟 濤
(中山大學(xué)物理科學(xué)與工程技術(shù)學(xué)院,廣州 510275)
射頻電磁干擾是現(xiàn)代高速高密度電子系統(tǒng)中常見現(xiàn)象,是電子系統(tǒng)失效的主要原因之一。集成電路(IC)的射頻電磁兼容性,是電子工業(yè)界關(guān)注的話題[1],也是國(guó)際標(biāo)準(zhǔn)機(jī)構(gòu)關(guān)注的話題[2]。分析集成電路的射頻電磁兼容性十分重要。
為保證制造出的集成電路能夠正常工作,需要在設(shè)計(jì)階段對(duì)電路的性能進(jìn)行充分仿真。在設(shè)計(jì)階段仿真 GHz波段射頻電磁干擾在集成電路中的傳輸,需要為芯片的互連結(jié)構(gòu)建立高精度的模型。電磁場(chǎng)仿真軟件[3]可以從各種物體的三維電磁場(chǎng)模型中抽取出高精度等效電路。若能為芯片建立三維電磁模型,就可以得到適用于仿真射頻電磁干擾的高精度模型。
現(xiàn)代數(shù)字類集成電路(包含以數(shù)字電路為主的系統(tǒng)芯片)通常包含數(shù)量巨大的走線線段、通孔、多邊形等。以手工的方式,在電磁場(chǎng)仿真軟件中畫出原芯片互連結(jié)構(gòu)的模型,在規(guī)模上是不可想象的,結(jié)果也是不可靠的。因此有必要研究一種方法,將芯片的設(shè)計(jì)文檔直接完整的轉(zhuǎn)化為三維電磁場(chǎng)模型。
當(dāng)今國(guó)際上主流的大規(guī)模數(shù)字集成電路設(shè)計(jì)分析平臺(tái)有 Synopsys,Cadence,和 Mentor。大多數(shù)的集成電路都是在上述三個(gè)平臺(tái)設(shè)計(jì)完成的。主流的集成電路代工廠也主要或者僅為這三個(gè)平臺(tái)提供設(shè)計(jì)工藝庫(kù)。此外,我國(guó)自行開發(fā)了華大九天平臺(tái)。出于后端時(shí)序仿真和信號(hào)完整性分析的需要,各個(gè)平臺(tái)都開發(fā)了對(duì)芯片互連結(jié)構(gòu)進(jìn)行寄生參數(shù)提取的工具[4-8],見表1。這些工具以經(jīng)驗(yàn)公式為獲取參數(shù)的主要方式,其模型抽取精度和模型元件類型受到很大限制,不適合用于高頻信號(hào)傳輸特性的分析。
表1 主要集成電路設(shè)計(jì)分析平臺(tái)的參數(shù)提取功能
Q3D Extractor(以下簡(jiǎn)稱Q3D)是ANSYS公司提供的用于建立等效電路的電磁場(chǎng)仿真軟件[3]。相對(duì)與集成電路平臺(tái)自帶的參數(shù)提取工具,Q3D具有諸多優(yōu)勢(shì):①它是高精度的電磁場(chǎng)仿真軟件,適合高頻信號(hào)分析;②它能全面提取包括電容、電阻、電感以及互感的各種參數(shù);③它可對(duì)模型的環(huán)境、邊界條件、負(fù)載等進(jìn)行靈活的設(shè)置;④芯片模型可以和其他結(jié)構(gòu)(如封裝)模型進(jìn)行合并;⑤在Q3D中建立的模型可以輕易的轉(zhuǎn)化為 ANSYS其他仿真工具認(rèn)可的形式,可對(duì)芯片進(jìn)行力學(xué)特性、溫度分布、電磁輻射等進(jìn)行全面的分析[9]。
電磁場(chǎng)模型的形式與電磁場(chǎng)仿真軟件密不可分。從以上分析可以看出,將芯片設(shè)計(jì)文檔轉(zhuǎn)化為電磁場(chǎng)模型時(shí),選擇 Q3D認(rèn)可的形式是非常合適的。
各種集成電路設(shè)計(jì)分析平臺(tái)使用的電路文檔形式是不一樣的。但是每個(gè)平臺(tái)都會(huì)輸出GDS文檔作為流片用的掩膜版圖數(shù)據(jù)。它是各類集成電路平臺(tái)的通用電路形式。因此,我們選擇將電路的GDS文檔轉(zhuǎn)化為Q3D模型。
圖1給出了建模的總體流程。若按照常規(guī)手動(dòng)創(chuàng)建和修改集成電路模型成千上萬(wàn)個(gè)對(duì)象的方法將是不可接受的。所幸 Q3D自帶一個(gè) Iconic Python腳本接口,因此我們將通過剖析各個(gè)步驟,編寫一個(gè)通用Python腳本,后續(xù)只需配置幾個(gè)工藝參數(shù),便可利用腳本實(shí)現(xiàn)自動(dòng)化建模的全過程。下面分段描述各個(gè)階段。
圖1 芯片電磁場(chǎng)模型結(jié)構(gòu)的建立流程
作為演示建模流程的操作樣本,我們選用了中芯國(guó)際130nm設(shè)計(jì)庫(kù)標(biāo)準(zhǔn)單元。使用標(biāo)準(zhǔn)單元,可以清楚地看到圖示數(shù)字集成電路各結(jié)構(gòu)元素的生成過程。生成功能芯片模型結(jié)構(gòu)的過程與之完全相同。
芯片的GDS文檔由IC設(shè)計(jì)工具生成。它包含了電路的各層掩膜版圖信息。一個(gè)GDS文檔可以包含多個(gè)電路的掩膜版圖。啟動(dòng) Q3D,讀入 GDS文檔,可以看到電路的名單和掩膜層序號(hào)。選擇電路名和序號(hào),就可以將受測(cè)電路的各掩膜層導(dǎo)入Q3D中,得到此電路的Q3D掩膜圖。圖2給出一個(gè)驅(qū)動(dòng)能力為4的加法器(ADDHX4)的掩膜圖。每層掩膜都是平面結(jié)構(gòu)。所有掩膜都堆疊在高度為0的位置,即z=0。
圖2 導(dǎo)入Q3D的芯片掩膜層
芯片是層狀結(jié)構(gòu)的物體。每一層由導(dǎo)體部分和介質(zhì)部分組成。這里,有源區(qū)被視為導(dǎo)體。使用GDS文檔中的掩膜層可以生成物理層。但掩膜層本身并不等于物理層。有些物理結(jié)構(gòu)由單塊掩膜生成,另一些結(jié)構(gòu)則需要由多塊掩膜層組合生成。在Q3D中使用掩膜層還原電路的物理結(jié)構(gòu),就如同進(jìn)行一次虛擬的流片。這需要使用制程工藝信息。
制程工藝信息包含兩部分。第一部分是各物理層的位置、厚度與材料特性。這部分信息可以從工藝庫(kù)中的寄生參數(shù)文件(如ITF)和SPICE模型文件中獲得,由這些信息可以畫出如圖3所示的物理結(jié)構(gòu)剖面圖。
圖3 制程工藝縱向截面圖
制程工藝信息的第二部分是各掩膜層的定義。使用這個(gè)定義,可以決定生成某一物理層所需要的哪些掩膜層。掩膜層的定義可以在設(shè)計(jì)規(guī)則文件和版圖工藝映射文件中可以找到。根據(jù)這個(gè)文件,參考在IC設(shè)計(jì)工具中電路各物理層的規(guī)劃,就可以制訂出結(jié)構(gòu)生成操作表。按照此表對(duì)掩膜層進(jìn)行操作,可以生成符合圖3規(guī)范的芯片物理結(jié)構(gòu)。
芯片的物理結(jié)構(gòu)包括導(dǎo)體和介質(zhì)兩部分。導(dǎo)體存在于介質(zhì)里面。介質(zhì)的外圍形狀取決于芯片外形,內(nèi)部形狀則取決于導(dǎo)體。因此,論文采用首先生成導(dǎo)體,然后生成介質(zhì)的順序來(lái)建立整個(gè)芯片的結(jié)構(gòu)。
論文把生成結(jié)構(gòu)的操作分為四種基本類型:①平移掩膜層,即M操作,使用Q3D中的“move”功能實(shí)現(xiàn);②擴(kuò)展掩膜層,即E操作,使用Q3D中的“sweep along vector”功能實(shí)現(xiàn);③結(jié)構(gòu)相與,即I操作,使用Q3D中的“intersection”功能實(shí)現(xiàn);④結(jié)構(gòu)相減,即S操作,使用Q3D中的“subtraction”功能實(shí)現(xiàn)。
生成導(dǎo)體結(jié)構(gòu)的操作見表 2。每層導(dǎo)體參數(shù)值的來(lái)源如圖3所示。為生成第k層導(dǎo)體,相關(guān)掩膜層將沿z軸正方向平移至hk的高度,然后往z軸負(fù)方向擴(kuò)展dk成為導(dǎo)電立體。先把導(dǎo)體的高度和厚度參數(shù)寫在Q3D工藝文件里,然后在提取GDS掩膜時(shí)采用腳本模式調(diào)用Q3D工藝文件(tech),就可完成生成導(dǎo)體的操作。需要指出的是,有些導(dǎo)體的結(jié)構(gòu)并不完善(其符號(hào)后有0),此階段得到的僅是初步的結(jié)構(gòu),還需要在后面進(jìn)行修正。
表2 導(dǎo)體生成操作表
生成介質(zhì)結(jié)構(gòu)的操作見表 3。GDS文檔里并沒有介質(zhì)層的掩膜,論文使用定義芯片邊界的掩膜層來(lái)生成介質(zhì)層。生成k層介質(zhì)的步驟為,首先將邊界掩膜復(fù)制后平移至在z=hk處,然后向下擴(kuò)展生成厚度為dk的介質(zhì)立體。這些介質(zhì)立體,都是初始結(jié)構(gòu),將在下一階段被修正。
表3 介質(zhì)層生成操作表
進(jìn)行結(jié)構(gòu)修正的操作見表4。ILDd和IMD類的介質(zhì)層要減去它所包含的金屬、通孔結(jié)構(gòu)。ILDa至ILDc要減去接觸孔和多晶硅柵。接觸孔分為兩種,一種連接多晶硅柵和M1;另一種連接硅體和M1。兩種接觸孔的h相同,但d不一樣。因此需要在接觸孔掩膜擴(kuò)展出的結(jié)構(gòu)里減去多晶硅柵占用的區(qū)域。柵極下方的通道區(qū),應(yīng)從重?fù)诫s區(qū)中剔除。在生成導(dǎo)體階段,我們故意將多晶硅柵區(qū)擴(kuò)展到硅體內(nèi)有源區(qū)厚度的深度,以方便通道區(qū)的生成。N、P兩個(gè)重?fù)诫s區(qū)還要與 AA相與。柵極下還需要留出柵氧層。N阱和硅體都需要減去內(nèi)部包含的其他結(jié)構(gòu)。
表4 修正操作表
在完成幾何結(jié)構(gòu)的生成后,就需要對(duì)每個(gè)區(qū)域的材料特性進(jìn)行設(shè)定。介質(zhì)立體要賦予相對(duì)介電常數(shù)εk。導(dǎo)電立體要賦予電導(dǎo)率σk。芯片中的材料種類多。同為金屬,不同層的電導(dǎo)率也會(huì)不一樣。需要在Q3D里為表2至表4中的各層結(jié)構(gòu)創(chuàng)立材料,然后將賦予這些結(jié)構(gòu)相對(duì)應(yīng)的材料特性,見表 5。為節(jié)省篇幅,表中用*號(hào)代替序號(hào)。
表5 材料參數(shù)設(shè)置表
經(jīng)過上述過程,芯片的三維模型就被建立起來(lái)。通過我們優(yōu)化的腳本,便可對(duì)同屬性的一類對(duì)象進(jìn)行操作,并實(shí)時(shí)輸出建模進(jìn)度到對(duì)應(yīng)日志文件。通過配置幾個(gè)參數(shù),該腳本可適用于同一工藝的集成電路的三維電磁場(chǎng)建模。如上述過程的腳本,取名為SMIC130Q3D,則基于中芯國(guó)際130nm工藝的集成電路,都可以通過此腳本生成三維模型。
使用上述流程,分別為標(biāo)準(zhǔn)單元和功能芯片建立電磁場(chǎng)模型。圖4為標(biāo)準(zhǔn)單元(ADDHX4)的建模結(jié)果(在 Q3D中顯示)。它是一個(gè)驅(qū)動(dòng)能力為 4的加法器。圖5為一款功能芯片(counter)的建模結(jié)果。它是一個(gè)包含了電源網(wǎng)格的計(jì)數(shù)器。兩款芯片三維模型的結(jié)構(gòu)完整,各結(jié)構(gòu)元素的位置、形狀和尺寸都正確,結(jié)構(gòu)元素間無(wú)重疊。通過Q3D模型檢查,無(wú)錯(cuò)誤信息。
圖4 標(biāo)準(zhǔn)單元(ADDHX4)的三維模型結(jié)構(gòu)
圖5 功能芯片(counter)的三維模型結(jié)構(gòu)
為進(jìn)一步驗(yàn)證模型的有效性,我們對(duì)模型進(jìn)行參數(shù)提取。在上述過程中,我們已經(jīng)對(duì)其進(jìn)行了三維建模并設(shè)定了模型材料和背景材料參數(shù)。之后我們采用自適應(yīng)的網(wǎng)格劃分法,輸入誤差百分比,跌代步數(shù),每步細(xì)化百分比即可開始對(duì)其進(jìn)行電磁場(chǎng)仿真,從而可以得到電路的電容矩陣、電阻、電感模型和等效電路。在這個(gè)過程中,求解電容時(shí)我們可以設(shè)置一系列頻率進(jìn)行掃描分析。在計(jì)算導(dǎo)體電容電感的時(shí)候,我們需要對(duì)其VDD設(shè)置源漏極,然后進(jìn)行求解。求解完成之后,我們可以查看結(jié)果。
圖6給出了ADDHX4的等效電路的SPICE網(wǎng)表。網(wǎng)表結(jié)構(gòu)和參數(shù)均合理。功能芯片的抽取結(jié)果也合理。證明了模型的有效性。
圖6 導(dǎo)出的SPICE網(wǎng)表構(gòu)
本文提出了一種建模方法,可以根據(jù)電路技術(shù)文檔,自動(dòng)生成集成電路復(fù)雜的互連結(jié)構(gòu)的三維電磁場(chǎng)完整模型,并以SMIC 130nm 1P6M工藝為例對(duì)整個(gè)過程進(jìn)行詳細(xì)的描述。通過腳本形式可實(shí)現(xiàn)整個(gè)過程一鍵式完成。實(shí)驗(yàn)表明,使用此建模方法,可以使對(duì)集成電路標(biāo)準(zhǔn)單元和功能芯片建立精確的三維電磁場(chǎng)模型。操作規(guī)范,模型結(jié)構(gòu)完整,能實(shí)現(xiàn)正確的參數(shù)提取,可重復(fù)。因此,此種建模方法是可靠和有效的。
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