秦 穎，謝書珊

(南京電子技術(shù)研究所， 南京210039)

0 引言

數(shù)字陣列雷達是近年來隨著數(shù)字技術(shù)發(fā)展出現(xiàn)的一種新體制相控陣雷達，其特點是每個收發(fā)通道都由數(shù)字方式完成。該體制雷達具有靈活的波形、波束變化能力，并應(yīng)用先進處理方法優(yōu)化對目標的跟蹤質(zhì)量，提高了時間、能量、資源的利用效率，賦予雷達更好的反隱身性能［1］。

隨著數(shù)模混合集成技術(shù)的飛速發(fā)展，模數(shù)轉(zhuǎn)化器(ADC)采樣率和直接數(shù)字頻率合成(DDS)輸出頻率均不斷提高，數(shù)模信號的轉(zhuǎn)換越來越靠近天線，數(shù)字信號處理已完全實現(xiàn)軟件化，這些均意味著數(shù)字陣雷達將逐漸向全數(shù)字化邁進。同時，數(shù)字陣雷達具有通道數(shù)量多、設(shè)備量大、調(diào)試復(fù)雜等特點，其系統(tǒng)的集成度、經(jīng)濟性、可靠性也是設(shè)計過程中需要考慮的問題。

1 數(shù)字收發(fā)單元設(shè)計原理及關(guān)鍵技術(shù)

本文介紹了基于多通道技術(shù)的數(shù)字收發(fā)單元設(shè)計原理及關(guān)鍵技術(shù)，其功能框圖見圖1。

圖1 數(shù)字收發(fā)單元原理框圖

數(shù)字收發(fā)單元位于數(shù)字陣雷達的天線陣面上，是整部雷達的關(guān)鍵部件。發(fā)射時，數(shù)字收發(fā)單元接收頻率源產(chǎn)生的本振信號和時鐘信號，并分配給每個通道;系統(tǒng)根據(jù)雷控指令計算出每個組件中各通道對應(yīng)的控制碼，通道中的DDS根據(jù)控制碼產(chǎn)生雷達工作的波形信號，再通過選頻、濾波、混頻、放大等模擬處理后，產(chǎn)生所需頻率的激勵信號。接收時，雷達回波信號由模擬電路處理為中頻信號，經(jīng)數(shù)字中頻采樣產(chǎn)生并行數(shù)字信號，重組、打包后由光纖送到后端的數(shù)字波束形成(DBF)繼續(xù)進行信號數(shù)據(jù)處理［2］。

2 基于多路集成ADC的數(shù)字接收技術(shù)

數(shù)字中頻采樣是基于高分辨率的ADC芯片完成從模擬信號到基帶信號的一種數(shù)字正交下變頻技術(shù)，同時通過軟件編程靈活地實現(xiàn)各種數(shù)字下變頻器、數(shù)字濾波、信道均衡等功能，通過加載新的軟件模塊即可實現(xiàn)模式切換。這種以軟件為核心的處理方式極大地提高了系統(tǒng)靈活性，也有效降低了硬件成本。

理想的中頻采樣是要利用高速ADC芯片和高性能可編程處理器，使采樣頻率盡量接近激勵信號頻率，在盡量寬的帶寬上完成模/數(shù)(A/D)變換并送入現(xiàn)場可編程門陣列(FPGA)進行處理。由于A/D變換后的處理均通過軟件實現(xiàn)，從而給系統(tǒng)帶來了巨大的靈活性，這是以往模擬電路處理方式所無法比擬的。因此，數(shù)字中頻采樣具有可編程、可重配置、開放性和穩(wěn)定性好等諸多優(yōu)點，但現(xiàn)階段工程實踐中會受到模擬信號的輸入頻率、帶寬，以及實時的數(shù)字信號處理能力的限制。因此，實際工程設(shè)計時通常在數(shù)字中頻采樣前先進行少量模擬變頻、濾波等處理［3］，本設(shè)計也將采用此處理方式。

以往的設(shè)計中，每路模擬接收通道都對應(yīng)一個單獨的ADC器件，每個ADC的時鐘及其輸出信號都需要謹慎處理，這給通道數(shù)量龐大的數(shù)字陣雷達帶來巨大的工作量。近年來，針對高性能、多功能、低成本、小尺寸的應(yīng)用，各芯片廠商都推出了多款多通道集成的ADC芯片，本文采用的是ADI公司出品的雙通道集成的AD9268。該芯片可同步采集2路模擬信號，轉(zhuǎn)換精度16位，最高采樣率105 MS/s。

根據(jù)帶通采樣定理，ADC采樣率只取決于信號的載波頻率和帶寬。對于數(shù)字陣雷達來說，多通道的同步性能和一致性能非常關(guān)鍵，因此，ADC采樣時鐘頻率應(yīng)低于信號載波頻率。針對本文信號載波頻率130 MHz和帶寬5 MHz，綜合考慮多個數(shù)字收發(fā)單元的同步要求和可實現(xiàn)方式，系統(tǒng)的時鐘選擇為100 MHz。

理論上，中頻采樣模塊(ADC+數(shù)字下變頻(DDC))可以得到的信噪比(SNR)按下式計算

式中:fs為采樣頻率;b為A/D轉(zhuǎn)換位數(shù);B為輸入模擬信號帶寬。SNRmax一般由實驗測試結(jié)果進行標定。輸入信號的帶寬由 B1變化為 B2時，所能取得的SNRmax也隨之變化。

器件資料中，該芯片的動態(tài)指標在輸入中頻999 MHz、采樣時鐘100 MHz時，SNR=64.7 dB。5 MHz信號帶寬時，還能得到10 dB的處理得益(10lg(fs/2B)=10lg(100/2×5)=10 dB)，中頻數(shù)字正交處理(ADC+DDC)的輸出動態(tài)最大可達74.7 dB，滿足系統(tǒng)所要求的動態(tài)范圍。

中頻模擬信號在中放放大后通過匹配濾波器去除帶外雜波信號，再經(jīng)單端-差分處理后送入ADC，被時鐘采樣后轉(zhuǎn)換為數(shù)字信號，送入FPGA進行DDC處理，如圖2所示。首先，用全局時鐘鎖存16位AD數(shù)據(jù);然后，與數(shù)控振蕩器(NCO)產(chǎn)生的數(shù)控I/Q正交本振信號混頻，經(jīng)積分梳狀濾波器(CIC)完成抗混疊(去鏡像)和抽取降速;再針對不同的數(shù)據(jù)率，采用對應(yīng)的有限脈沖響應(yīng)(FIR)低通濾波器進行匹配抽取和數(shù)據(jù)位截取，輸出16位的并行數(shù)據(jù);最后，通過數(shù)據(jù)緩存、重組轉(zhuǎn)換為高速串行信號，由光纖送到后端的DBF繼續(xù)進行信號數(shù)據(jù)處理。

圖2 A/D采樣的處理流程圖

我們對偏離載頻0.125 MHz的點頻信號對ADC和整個DDC通道進行了數(shù)據(jù)錄取和分析，圖3顯示了DDC基帶信號快速傅里葉變換(FFT)分析的結(jié)果。由圖可見，F(xiàn)FT分析出的ADC有效位數(shù)13.1位，滿足系統(tǒng)需求，無雜散動態(tài)范圍(SFDR)、諧波抑制度、鏡像抑制度等指標也很理想。

圖3 DDC處理后的基帶數(shù)據(jù)FFT分析

由于ADC器件的非線性特性，實際噪聲功率通常會比理論的量化噪聲功率高，尤其在單元電磁兼容環(huán)境不理想時，會影響收發(fā)通道的噪聲系數(shù)［4］。同時，高性能的ADC是非常敏感的器件，其自身也會被環(huán)境中的雜散信號影響。因此，如何保證信號的完整性，對模擬、數(shù)字電源隔離和濾波時數(shù)字地與模擬地應(yīng)該如何劃分，對參考時鐘的處理等都是數(shù)模集成系統(tǒng)設(shè)計中不可忽視的問題。

3 多通道信號產(chǎn)生技術(shù)

DDS是目前廣泛應(yīng)用于電子領(lǐng)域的全數(shù)字結(jié)構(gòu)新型信號產(chǎn)生技術(shù)。與模擬頻率合成技術(shù)相比，DDS具有靈活性高、分辨率高及頻率轉(zhuǎn)換時間超高速等突出優(yōu)點，在雷達應(yīng)用中能更快捷、更靈活地控制發(fā)射波形轉(zhuǎn)換和波束掃描，更簡單方便地實現(xiàn)各通道間的幅相一致性［5］。隨著數(shù)字芯片技術(shù)的發(fā)展，多路集成DDS技術(shù)日趨成熟，應(yīng)用單芯片產(chǎn)生多路輸出信號，可極大簡化電路設(shè)計和印制電路板布局布線，降低組件的復(fù)雜度、體積和成本。

針對實例系統(tǒng)中采樣時鐘100 MHz、中頻130 MHz、帶寬5 MHz的多路調(diào)頻、調(diào)相信號，本方案選用的DDS芯片型號為AD9959。它是一款各通道獨立受控，能產(chǎn)生4路不同輸出信號的多通道集成DDS芯片，最高工作頻率可達500 MHz。

DDS輸出頻率為

式中:FTW為頻率控制字，且0≤FTW≤231;Fsclk為時鐘頻率。

DDS輸出頻率分辨率為

由此可見，僅用1片AD9959芯片，就能在小型化數(shù)字收發(fā)組件中同時產(chǎn)生4路獨立可控的中頻輸出信號，系統(tǒng)結(jié)構(gòu)框圖如圖4所示。雷達工作中，F(xiàn)PGA根據(jù)雷控指令計算出各通道所需的波形碼、頻率字、相位字、幅度字等，控制AD9959產(chǎn)生多路雷達中頻信號。圖5和圖6即為其中一個通道的輸出信號在頻域的測試結(jié)果。

圖4 信號產(chǎn)生系統(tǒng)結(jié)構(gòu)框圖

圖5 LFM信號頻譜圖

圖6 LFM信號脈內(nèi)頻譜圖

AD9959的寄存器采用串口方式進行配置，具體有1線操作、2線操作和4線操作的配置方式，如圖7所示。采用1線操作方式時，數(shù)據(jù)線僅有一根，能有效避免數(shù)據(jù)線間相互干擾，此系統(tǒng)中采用該方式配置芯片內(nèi)部寄存器。對AD9959的控制流程如下:在各通道初始化后，先配置通用寄存器激活想要配置的DDS通道，再根據(jù)通道寄存器列表的地址對各寄存器進行配置。進行多路DDS操作時，同一個地址和值可同時寫入共用的寄存器地址內(nèi)，控制4路DDS輸出相同信號。也可以通過設(shè)置通道使能位分別向每個通道寫入不同的數(shù)據(jù)，獨立控制不同通道DDS輸出［6］。

圖7 多路信號產(chǎn)生軟件處理流程圖

DDS技術(shù)的發(fā)展為頻率合成系統(tǒng)帶來了極大的便利，但是器件固有的非線性使得產(chǎn)生輸出信號的同時也會產(chǎn)生大量的雜散。因此，必須分析并解決DDS對系統(tǒng)噪聲和雜散的影響。

1)DDS芯片內(nèi)部集成了時鐘倍頻器，可以將較低頻率的參考時鐘倍頻到高頻的工作時鐘，但是信號倍頻M次后相位噪聲就會惡化20lgM。因此，應(yīng)該盡量放棄使用倍頻器，而直接采用高頻譜純度的參考時鐘作為DDS的系統(tǒng)時鐘;

2)在合成信號的頻率較高時，為了實現(xiàn)良好的SFDR指標，DDS輸出的差分信號應(yīng)當采用等終端匹配的方式連接;

3)DDS輸出頻率分辨率取決于時鐘頻率和相位累加器位數(shù)。因此，一般相位累加器位數(shù)N會盡可能做大，但實際波形存儲器的容量卻有限，用來尋址的位數(shù)通常小于N，尋址時相位累加器的低B位就被截去，此時產(chǎn)生的相位舍位誤差就會帶來大量雜散。如果使B=0，則可以避免出現(xiàn)此類雜散，從而提高輸出信號質(zhì)量。所以，在DDS輸出點頻信號時，應(yīng)盡量使頻點設(shè)計在能被時鐘整除的頻率。

4 多通道同步技術(shù)

在數(shù)字相控陣雷達中，多通道之間的同步十分關(guān)鍵，它是目前所研究的難點和熱點之一。對數(shù)字陣雷達系統(tǒng)而言，同步分為收發(fā)單元之間的同步和單元內(nèi)通道間的同步。數(shù)字收發(fā)單元中的各功能模塊通常采用同一基準時鐘觸發(fā)，從而保證各通道在相位和時序上的一致性，這些通道間的同步就屬于單元內(nèi)同步;而若干個獨立的數(shù)字收發(fā)單元間的同步則屬于單元間同步。因此，如何調(diào)整系統(tǒng)時鐘與控制邏輯之間的相對觸發(fā)關(guān)系是雷達設(shè)計中必須解決的問題。

對于本方案100 MS/s的時鐘系統(tǒng)，要保證上行DDS和下行ADC的多通道同步，同步精度需達到ns級，則必須嚴格控制各路采樣時鐘之間的延遲差異。在電路、系統(tǒng)、軟件設(shè)計上，我們多方面綜合考慮了同步性，主要措施有:

(1)電路設(shè)計。單元內(nèi)部各通道對觸發(fā)脈沖的同步響應(yīng)直接影響上行信號相位控制的穩(wěn)定性、下行信號采樣時刻的一致性，對時鐘(FPGA時鐘、DDS系統(tǒng)時鐘、ADC采樣時鐘)和定時脈沖的硬件通路必須控制等長、減小延遲，并盡量減少相位隨環(huán)境溫度的器件(比如模擬濾波器等);

(2)系統(tǒng)設(shè)計。多通道信號產(chǎn)生、信號采樣的同步性最基本的條件是收發(fā)單元同時響應(yīng)觸發(fā)脈沖，數(shù)字陣雷達各組件的定時脈沖是同一個信號，而時鐘是同源、同頻、相參的，所以系統(tǒng)必須保證時鐘、定時脈沖到各單元的相位延遲盡可能相同，也就是盡量等距離傳輸;

(3)軟件設(shè)計。在硬件上是很難做到多路高速時鐘完全同步的，而FPGA的軟件化、數(shù)字化處理，使得我們可以靈活地控制FPGA內(nèi)部的時鐘相位，從而改變了DDS、DDC的控制碼與同步脈沖之間的時序關(guān)系，完善系統(tǒng)的同步設(shè)計。

5 結(jié)束語

本文基于多通道ADC、DDS和多通道同步技術(shù)，通過集成、高效的設(shè)計方案，完成數(shù)字收發(fā)單元的原理分析和電路集約化設(shè)計，對設(shè)計中的要點、難點及主要參數(shù)進行了簡要闡述，為數(shù)字收發(fā)單元中的關(guān)鍵技術(shù)突破提供了可靠的工程實踐支撐。

數(shù)字陣雷達是當前雷達技術(shù)的前沿，而多通道技術(shù)的發(fā)展是其最大的推動力之一。近年來，隨著高速數(shù)字器件的發(fā)展，射頻直接采樣和DDS產(chǎn)生射頻信號技術(shù)日趨成熟，通道中模擬處理部分逐漸消失。再加上射頻集成芯片和系統(tǒng)級芯片的出現(xiàn)，數(shù)字收發(fā)單元逐漸向芯片化、小型化、低成本、高可靠性方向發(fā)展，數(shù)字陣雷達也正向著全數(shù)字化的方向邁進。

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