鄭朝霞，田 園，蔚 然，高 峻

（華中科技大學(xué)光學(xué)與電子信息學(xué)院，湖北 武漢 430074）

小面積高性能的SHA-1/SHA-256/SM3 IP復(fù)用電路的設(shè)計(jì)*

鄭朝霞，田 園，蔚 然，高 峻

（華中科技大學(xué)光學(xué)與電子信息學(xué)院，湖北 武漢 430074）

Hash算法的快速發(fā)展導(dǎo)致了兩個(gè)問(wèn)題，一個(gè)是舊算法與新算法在應(yīng)用于產(chǎn)品時(shí)更新?lián)Q代的問(wèn)題，另一個(gè)是基于應(yīng)用環(huán)境的安全性選擇不同算法時(shí)的復(fù)用問(wèn)題。為解決這兩個(gè)問(wèn)題，實(shí)現(xiàn)了SHA-1/ SHA-256/SM3算法的IP復(fù)用電路，電路采用循環(huán)展開(kāi)方式，并加入流水線的設(shè)計(jì)，在支持多種算法的同時(shí)，還具有小面積高性能的優(yōu)勢(shì)。首先，基于Xilinx Virtex-6 FPGA對(duì)電路設(shè)計(jì)進(jìn)行性能分析，電路共占用776 Slice單元，最大吞吐率可以達(dá)到0.964 Gbps。然后，采用SMIC 0.13μm CMOS工藝實(shí)現(xiàn)了該設(shè)計(jì)，最后電路的面積是30.6k門(mén)，比單獨(dú)實(shí)現(xiàn)三種算法的電路面積總和減小了41.7%，工作頻率是177.62 M Hz，最大吞吐率達(dá)到1.34 Gbps。

Hash算法；SHA-1；SHA-256；SM3；IP復(fù)用

1 引言

隨著電子、通信、移動(dòng)支付等行業(yè)的飛速發(fā)展，密碼學(xué)進(jìn)步的腳步也一刻沒(méi)有停滯。Hash算法是數(shù)字簽名方案和消息驗(yàn)證碼的核心部分。為了提高安全性，Hash算法飛速發(fā)展，這導(dǎo)致了兩個(gè)問(wèn)題，一個(gè)是舊算法與新算法在應(yīng)用于產(chǎn)品時(shí)的更新?lián)Q代問(wèn)題，另外一個(gè)是基于應(yīng)用環(huán)境的安全性選擇不同算法時(shí)的復(fù)用問(wèn)題。目前這兩個(gè)問(wèn)題的主要解決方法是同時(shí)實(shí)現(xiàn)若干種 Hash算法，付出的代價(jià)是芯片面積的成倍增大和產(chǎn)品生產(chǎn)成本的提高。本文提出一種復(fù)用IP的SHA-1算法、SHA-256算法和SM3算法的電路實(shí)現(xiàn)，在同時(shí)支持多種算法的同時(shí)，具有小面積高性能的優(yōu)勢(shì)。

SHA-1是20世紀(jì)90年代初NIST向全球發(fā)布的一種新的信息摘要算法，取代 MD5，成為使用最廣泛的 Hash算法，目前 許多應(yīng)用仍在使用SHA-1。為了增強(qiáng)安全性，NIST發(fā)布了第二代Hash算法SHA-2系列。SM3雜湊算法是國(guó)家密碼管理局公布的，安全要求適用于我國(guó)的商用密碼產(chǎn)品。SHA-1/SHA-256/SM3的IP復(fù)用電路能夠同時(shí)支持SHA-1算法、SHA-256算法以及國(guó)家密碼管理局的SM3算法，而且具有小面積高性能的優(yōu)勢(shì)，可以廣泛應(yīng)用于現(xiàn)存的通信產(chǎn)品和密碼產(chǎn)品中，如數(shù)據(jù)加密機(jī)、加密芯片卡、USB-KEY、安全路由等，在使用時(shí)可以根據(jù)具體需求選擇不同的算法。

2 Hash算法原理

SHA-1算法［1］、SHA-2算法系列［1］以及國(guó)家密碼管理局的SM3算法［2］都是基于Merkle-Damg?rd結(jié)構(gòu)，在算法過(guò)程中有許多相同之處，它們之間的區(qū)別主要在于輸入最大長(zhǎng)度、分組長(zhǎng)度、操作字長(zhǎng)、迭代函數(shù)及其輪次、迭代常量、哈希值的輸出長(zhǎng)度等［3］。三種算法的核心部分都是對(duì)消息分組進(jìn)行壓縮迭代的過(guò)程，可以分成四個(gè)部分：操作字?jǐn)U展、工作變量的初始化、壓縮函數(shù)以及Hash值輸出。

首先，對(duì)于經(jīng)填充預(yù)處理并分為N塊m bit （m為512或1 024）的消息，即將其分解成了、、…、。對(duì)于每一分塊消息，按 照操作字的長(zhǎng)度又分成了，各算法都按一定的方法將其再次擴(kuò)展，用于壓縮函數(shù)的每一輪。根據(jù)算法不同，工作變量的個(gè)數(shù)也不相同，工作變量的個(gè)數(shù)等于輸出 Hash值的長(zhǎng)度除以操作字長(zhǎng)度。對(duì)于各算法，在處理消息分組前，將工作變量初始化為處理結(jié)束后得到的Hash值，即。壓縮函數(shù)是 Hash算法最核心的部分，將每一消息分組通過(guò)壓縮運(yùn)算后進(jìn)行輸出。所有的壓縮運(yùn)算完成后，將工作變量“a‖b‖c‖d‖e ‖f‖g”（其中‖表示位連接）與上一輪（第i—1輪）的Hash值進(jìn)行?；蚰＜臃?。SM3算法則是工作變量與上一輪的Hash值按位異或，得到第i輪的 Hash值。當(dāng)所有的消息分組處理完成后，得到的Hash值，就是整個(gè)消息M的Hash值，即消息摘要［4，5］。

3 Hash算法的IP復(fù)用電路的硬件設(shè)計(jì)

3.1 IP復(fù)用電路的硬件架構(gòu)

SHA-1算法、SHA-2算法系列以及國(guó)家密碼管理局SM3算法有共同之處，因此它們的電路整體架構(gòu)比較相似。為了實(shí)現(xiàn)SHA-1/SHA-256/ SM3算法IP復(fù)用電路，本文在基于通用架構(gòu)的基礎(chǔ)上，對(duì)通用電路架構(gòu)的七個(gè)部分都進(jìn)行了一定程度的復(fù)用，IP復(fù)用的電路架構(gòu)如圖1所示。三種算法的IP復(fù)用電路通過(guò)一個(gè)輸入選擇信號(hào)mod_ sel選擇要使用的Hash算法，對(duì)輸入消息進(jìn)行哈希。電路架構(gòu)主要包括七個(gè)部分，分別為接口控制電路、round控制電路、Hash值寄存器、Wt產(chǎn)生電路、迭代常量Kt產(chǎn)生電路、壓縮運(yùn)算電路以及工作變量寄存器堆。

Figure 1 IP multiplexing circuit of SHA-1/SHA-256/SM3圖1 SHA-1/SHA-256/SM3 IP復(fù)用電路

接口控制電路主要用于控制消息輸入輸出、Hash值的初始化、Hash算法的輪次等，IP復(fù)用電路架構(gòu)的接口控制電路，在通用架構(gòu)接口控制電路的基礎(chǔ)上，加入了模式選擇信號(hào)mod_sel，主要用于選擇將要進(jìn)行的 Hash算法，并用于所選擇的Hash算法的相應(yīng)round控制電路、Hash值寄存器、Wt產(chǎn)生電路、迭代常量Kt產(chǎn)生電路等。round控制電路主要用于輪次的產(chǎn)生，并提供給其它電路。架構(gòu)中的Hash值寄存器電路，通過(guò)接口控制電路的iv_control選擇寄存初始化值或當(dāng)前消息分組處理后得到的 Hash值的基礎(chǔ)上，通過(guò)mod_sel信號(hào)，對(duì)所寄存的初始化值的歸屬進(jìn)行選擇。工作變量寄存器堆主要用于存放當(dāng)前的工作變量和操作字，工作變量寄存器堆的復(fù)用設(shè)計(jì)是IP復(fù)用對(duì)面積減小的關(guān)鍵。本設(shè)計(jì)中，三種 Hash算法使用共用的工作變量寄存器堆和操作字寄存器。通過(guò)復(fù)用，有效地控制了同時(shí)實(shí)現(xiàn)三種算法的面積增長(zhǎng)。

3.2 循環(huán)展開(kāi)方式的壓縮運(yùn)算電路設(shè)計(jì)

壓縮運(yùn)算電路的設(shè)計(jì)是SHA-1算法、SHA-256算法以及SM3算法硬件電路設(shè)計(jì)的核心。對(duì)硬件Hash算法的實(shí)現(xiàn)進(jìn)行加速，常使用基本迭代方式的壓縮運(yùn)算電路多實(shí)例化的并行處理方法。但是，這種結(jié)構(gòu)對(duì)需要被散列一個(gè)長(zhǎng)的消息并不適用。因此，本文將采用一種新的壓縮運(yùn)算電路，即循 環(huán)展開(kāi) 方 式 的 電路［6，7］。

圖2是壓縮電路的基本迭代運(yùn)算方式，圖3為壓縮電路的循環(huán)展開(kāi)方式。從圖中的對(duì)比可以看出，與基本迭代方式不同，循環(huán)展開(kāi)方式的壓縮運(yùn)算電路在一個(gè)時(shí)間周期進(jìn)行了k輪的基本迭代運(yùn)算。因此，壓縮運(yùn)算的總時(shí)鐘周期數(shù)減少80/k個(gè)時(shí)鐘周期，同時(shí)循環(huán)展開(kāi)方式的電路關(guān)鍵路徑延時(shí)并不會(huì)增長(zhǎng)為迭代運(yùn)算方式關(guān)鍵路徑延時(shí)的k倍。利用Hash算法中壓縮運(yùn)算的這種特性，運(yùn)用循環(huán)展開(kāi)的方式來(lái)構(gòu)造Hash算法中壓縮運(yùn)算的電路，可以顯著地提高電路的吞吐率。

Figure 3 Loop unrolling method for compression circuit圖3 壓縮電路的循環(huán)展開(kāi)方式

下面以SHA-1算法為例，分析壓縮運(yùn)算電路的構(gòu)造方式。如圖4所示為SHA-1的k=2的循

環(huán)展開(kāi)方式。其中，a、b、c、d、e為工作變量，每i輪迭代運(yùn)算從工作變量寄存器a、b、c、d、e開(kāi)始，經(jīng)過(guò)組合邏輯，即迭代運(yùn)算電路，在下一個(gè)時(shí)鐘上升沿將本輪（即第i輪）迭代運(yùn)算的結(jié)果寄存至a、b、c、d、e，并作為下一輪（第i+1輪）迭代運(yùn)算的初始值。其中ROTL（x）表示循環(huán)左移x位。

Figure 4 Compression arithmetic circuit of loop unrolling method（k=2）圖4 SHA-1循環(huán)展開(kāi)方式（k=2）壓縮運(yùn)算電路

其關(guān)鍵路徑如下所示。關(guān)鍵路徑的延時(shí)顯著減小，主要源于第一級(jí)中］的預(yù)計(jì)算。

本文對(duì)SHA-1算法、SHA-256算法以及SM3算法，都采用循環(huán)展開(kāi)的方式。k級(jí)循環(huán)展開(kāi)方式的優(yōu)勢(shì)在于，在將壓縮運(yùn)算的時(shí)鐘周期減少k倍的同時(shí)，關(guān)鍵路徑的延時(shí)不會(huì)增大到迭代方式的k倍。因此，循環(huán)展開(kāi)方式有更大的吞吐率。

3.3 流水線的電路設(shè)計(jì)

為了提高電路性能，在電路實(shí)現(xiàn)的過(guò)程中插入輪間流水，這樣對(duì)提高電路的吞吐率非常有效。根據(jù)各算法壓縮運(yùn)算的輪次的不同，所能插入輪間流水線的級(jí)數(shù)也不完全相同。由于插入流水線會(huì)提高電路資源的消耗，流水線的級(jí)數(shù)要根據(jù)電路資源和性能進(jìn)行具體選擇。本文根據(jù)各算法壓縮運(yùn)算電路的不同方式，分別實(shí)現(xiàn)了它們的流水線方式電路設(shè)計(jì)。

Figure 5 Hash algorithm architecture of the pipelining method圖5 流水線方式的Hash算法電路架構(gòu)

Hash流水線的Hash算法電路架構(gòu)如圖5所示，圖中僅給出了部分電路架構(gòu)，壓縮運(yùn)算電路，Kt、Wt產(chǎn)生 電 路等 并 未體 現(xiàn) 。流 水 線的 實(shí) 現(xiàn)上，在第i級(jí)流水線中加入了valid_i信號(hào)、busy_i信號(hào)以及round_i信號(hào)，以控制流水線的輪次。valid_i信號(hào)在第i—1級(jí)流水線上的壓縮運(yùn)算完成時(shí)產(chǎn)生，以開(kāi)始第i級(jí)流水線上的壓縮運(yùn)算；busy_i信號(hào)同樣在第i—1級(jí)流水線上的壓縮運(yùn)算完成時(shí)產(chǎn)生，并在第i級(jí)流水線上的壓縮運(yùn)算完成時(shí)清零，busy_i信號(hào)主要用于通知控制單元本級(jí)流水線的工作情況，以防止流水線被打亂；round_i信號(hào)在第i級(jí)流水線上的壓縮運(yùn)算開(kāi)始時(shí)開(kāi)始計(jì)數(shù)，并在第i級(jí)流水線上的壓縮運(yùn)算結(jié)束時(shí)清零，以控制第i級(jí)流水線的壓縮運(yùn)算輪數(shù)。

4 電路的實(shí)現(xiàn)結(jié)果和性能分析

4.1 實(shí)現(xiàn)結(jié)果

本設(shè)計(jì)使用Verilog語(yǔ)言完成了RTL級(jí)電路設(shè)計(jì)，并用ModelSim仿真工具進(jìn)行Hash算法的安全功能測(cè)試，測(cè)試數(shù)據(jù)全部基于 NIST網(wǎng)站［8］和國(guó)家密碼管理局網(wǎng)站［2］給出的相關(guān)算法的測(cè)試數(shù)據(jù)，在功能正確的同時(shí)，充分保證所設(shè)計(jì)電路的安全性。IP復(fù)用電路中各算法的壓縮運(yùn)算均采用迭代方式，完成一組512 bit消息運(yùn)算，使用SHA-1算法需要81個(gè)時(shí)鐘周期，使用SHA-256算法和SM3算法需要65個(gè)時(shí)鐘周期。

FPGA實(shí)現(xiàn)方面，基于Xilinx公司Virtex-6 FPGA，用Xilinx FPGA的Slice單元進(jìn)行統(tǒng)計(jì)。為了進(jìn)一步準(zhǔn)確地評(píng)估硬件電路的實(shí)現(xiàn)性能以及完成最終的ASIC實(shí)現(xiàn)。使用Synopsys公司的DC工具，采用SMIC的0.13μm的CMOS工藝進(jìn)行綜合，DC綜合之后，用Cadence公司的encounter工具進(jìn)行布局布線，得到最后的版圖，目前芯片已經(jīng)完成流片。同時(shí)，本文對(duì)電路的面積、功耗、最高工作頻率進(jìn)行了分析。

4.2 性能分析

4.2.1 FPGA實(shí)現(xiàn)的資源及其性能

FPGA板級(jí)驗(yàn)證是電路設(shè)計(jì)流程中非常重要的一部分，板級(jí)驗(yàn)證真正將設(shè)計(jì)轉(zhuǎn)換為實(shí)質(zhì)電路，對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證。本文基于Xilinx公司Virtex-6 FPGA，芯片型號(hào)為XC6 VLX130T，采用45 nm工藝，實(shí)現(xiàn)工具采用Xilinx公司ISE硬件設(shè)計(jì)工具。將電路的Verilog HDL邏輯代碼，經(jīng)過(guò)翻譯（Translate）、映射（Map），然后布局布線（Place& Route）并生成二進(jìn)制配置文件，最后通過(guò)Xilinx 的IMPACT工具對(duì)電路進(jìn)行燒寫(xiě)。FPGA的資源評(píng)估是使用Xilinx FPGA的Slice單元進(jìn)行統(tǒng)計(jì)。IP復(fù)用電路FPGA實(shí)現(xiàn)的資源以及性能如表1所示。共占用1 372 Slice register，3 027 Slice LUT，共776 Slice單元，最高時(shí)鐘頻率可達(dá)到121.86 MHz，完成一個(gè)512 bit分組運(yùn)算最少需要65個(gè)時(shí)鐘周期，數(shù)據(jù)吞吐率最大可達(dá)到959.90 Mbps。

從表1可以看到，IP復(fù)用電路占用776 Slice單元，而SHA-1、SHA-256、SM3分別占用307 Slice、517 Slice和397 Slice，總和是1 221 Slice單元，通過(guò)計(jì)算（1221—776）/1221，得到IP復(fù)用電路的面積比SHA-1、SHA-256、SM3分別實(shí)現(xiàn)的資源總和減少了36.4%。而IP復(fù)用電路的吞吐率是959.90 Mbps，SHA-1、SHA-256、SM3的吞吐率分別是964.15 Mbps、1 144.40 Mbps、1 180.95 Mbps，通過(guò)分別計(jì)算（964.15—959.90）/964.15、（1144.40—959.90）/1144.40和（1180.95—959. 90）/1180.95，可以得到吞吐率僅比SHA-1算法迭代方式的吞吐率小0.45%，比SHA-256算法迭代方式的吞吐率小16.1%，比SM3算法迭代方式的吞吐率小18.7%。因此，IP復(fù)用電路的優(yōu)勢(shì)十分明顯，以較低的面積開(kāi)銷換取了三種算法的同時(shí)實(shí)現(xiàn)，并且保持了較高的吞吐率。

4.2.2 相關(guān)文獻(xiàn)數(shù)據(jù)對(duì)比

表2中，文獻(xiàn)［9］基于Altera Stratix II FPGA實(shí)現(xiàn)MD5/SHA-1/SHA-2算法復(fù)用電路［9］，其中所實(shí)現(xiàn)SHA-2算法為SHA-256算法；文獻(xiàn)［10］基于Xilinx Virtex-2 FPGA實(shí)現(xiàn)MD5/SHA-1算法復(fù)用電路；文獻(xiàn)［11］基于Xilinx Viretex-2 FPGA實(shí)現(xiàn)SHA-256/384/512算法復(fù)用電路；文獻(xiàn)［12］基于Xilinx Virtex2 FPGA實(shí)現(xiàn)SHA-2和SHA-3算法；文獻(xiàn)［13］基于Xilinx Virtex4 FPGA實(shí)現(xiàn)了

SHA-1/SHA-2復(fù)用電路。

通過(guò)與表2中其他相關(guān)文獻(xiàn)的數(shù)據(jù)對(duì)比可以得知，本文有效性為1.24，即吞吐率和面積的比值為1.24，而文獻(xiàn)［9］的有效性為0.43，文獻(xiàn)［11］的有效性為1.056，文獻(xiàn)［12］的有效性為0.12，文獻(xiàn)［13］的有效性為0.02，相比而言，本設(shè)計(jì)有小面積高性能的優(yōu)勢(shì)。因此，本文的設(shè)計(jì)不但實(shí)現(xiàn)三種不同系列的Hash算法，充分考慮到當(dāng)前新舊Hash算法的問(wèn)題，并且面積開(kāi)銷比其它 Hash復(fù)用電路小很多，吞吐率也更大，性能較好。

4.2.3 ASIC實(shí)現(xiàn)的資源及其性能分析

本文將所設(shè)計(jì)的SHA-1/SHA-256/SM3 IP復(fù)用電路進(jìn)行ASIC后端流程設(shè)計(jì)，主要包括綜合、優(yōu)化，通過(guò)tcl腳本語(yǔ)言對(duì)環(huán)境命名規(guī)則、標(biāo)準(zhǔn)單元庫(kù)建立、RTL代碼讀入、約束設(shè)計(jì)等信息進(jìn)行編寫(xiě)，使用Design Compiler進(jìn)行綜合/優(yōu)化，通過(guò)靜態(tài)時(shí)序分析，窮盡所有路徑，對(duì)設(shè)計(jì)的建立時(shí)間和保持時(shí)間進(jìn)行分析，確保所有的路徑?jīng)]有時(shí)序違

例，最后通過(guò)版圖規(guī)劃、電源環(huán)建立、時(shí)鐘樹(shù)插入、布局布線之后完成最終設(shè)計(jì)版圖。

IP復(fù)用電路ASIC實(shí)現(xiàn)的資源以及性能如表3所示。共占用30.6k等效邏輯門(mén)，最高時(shí)鐘頻率可達(dá)到177.62 MHz，完成一個(gè)512 bit分組運(yùn)算最少需要65個(gè)時(shí)鐘周期，數(shù)據(jù)吞吐率最小可達(dá)到1 399.10 Mbps。

由IP復(fù)用電路的ASIC實(shí)現(xiàn)資源及性能結(jié)果與FPGA實(shí)現(xiàn)結(jié)果一致，IP復(fù)用電路的面積比三者分別實(shí)現(xiàn)的資源總和減少了41.7%，而吞吐率則比SHA-1算法迭代方式的吞吐率小2.7%，比SHA-256算法迭代方式的吞吐率小13.9%，比SM3算法迭代方式的吞吐率小0.3%，IP復(fù)用電路以較低的面積開(kāi)銷換取了三種算法的同時(shí)實(shí)現(xiàn)，并且保持了較高的吞吐率。與文獻(xiàn)［14］數(shù)據(jù)進(jìn)行比較，本文的復(fù)用電路結(jié)構(gòu)在吞吐率上有很大的優(yōu)勢(shì)。

Table 1 Resources and performance of the IP multiplexing circuit realized through FPGA表1 IP復(fù)用電路FPGA實(shí)現(xiàn)的資源及其性能

5 結(jié)束語(yǔ)

本文提出了一種小面積高性能的SHA-1/ SHA-256/SM3 IP復(fù)用電路的硬件結(jié)構(gòu)，基于這種結(jié)構(gòu)，SHA-1、SHA-256、SM3這三種算法能夠靈活地選用。實(shí)驗(yàn)結(jié)果表明，IP復(fù)用電路在實(shí)現(xiàn)三種算法的同時(shí)，保持了小面積和高吞吐率的優(yōu)勢(shì)，最小吞吐率達(dá)1 399.10 Mbps，能夠很好地應(yīng)用于加密卡、SIM卡、安全路由、認(rèn)證系統(tǒng)等。

［1］ National Institute of Standards and Technology.FIPS PUB 180-4，secure Hash standard（SHS）［S］.Gaithersburg：NIST，2012.

［2］ The state encryption administration.SM3 cryptographic Hash algorithm［S］.Beijing，2010.（in Chinese）

［3］ Jeon J-C，Seo K-J，Kim K-W.Hardware complexity of SHA-1 and SHA-256 based on area and time analysis［C］∥Proc of 2012 International Conference on Information Network （ICOIN 2012），2012：557-561.

［4］ Madhavi V C，Rao K H，Malyadri P，et al.New techniques for hardware implementations of SH A［J］.Global Journal of Researches in Engineering Electrical and Electronics Engineering，2012，127（1）：112-117.

［5］ Shen Yan-zhao.Cryptanalysis of SM3 cryptographic Hash algorithm［D］.Shanghai：Donghua University，2013.（in Chinese）

［6］ Lien R，Grembowski T，Gaj K.A 1 Gbit/s partially unrolled architecture of Hash functions SHA-1 and SHA-512［C］∥Proc of CT-RSA'04，2004：324-338.

［7］ McEvoy R P，Crowe F M，Murphy C C，et al.Optimization of the SH A-2 family of Hash functions on FPGAs［C］∥Proc of IEEE Computer Society Annual Symposium on Emerging VLSI Technologies and Architectures，2006：6-11.

［8］ Bassham L E，Hall T A.The secure Hash algorithm validation system（SH AVS）［EB/OL］.［2012-07-01］.http：∥csrc. nist.gov/.

［9］ Ducloyer S，Vaslin R，Gogniat G，et al.Hardware implementation of a multi-mode Hash architecture for MD5，SHA-1 and SHA-2［C］∥Proc of the Design and Architectures for Signal and Image Processing Workshop（DASIP'07），2007：15-19.

［10］ Liu Zheng-lin，Dong Xin，Li Dong-fang.On the hardware implementations of the SHA-2（256，384，512）Hash function［J］.Microelectronics&Computer，2012，29（1）：51-54. （in Chinese）

［11］ He J，Chen H，Huang H.A compatible SHA series design based on FPGA［C］∥Proc of 2010 IEEE International Conference on Electrical Engineering/Electronics Computer Telecommunications and Information Technology（ECTICON），2010：380-384.

［12］ Dong Xin.Hardware implementation of configure SHA-2 series algorithm and SHA-3（BLAKE-32）algorithm［D］. Wuhan：Huazhong University of Science and Technology，2012.（in Chinese）

［13］ James D，Albert K.A flexible hardware implementation of SHA-1 and SHA-2 Hash functions［C］∥Proc of 2011 IEEE International Symposium on Circuits and Systems（ISCAS），2011：1932-1935.

［14］ Cao D，Han J，Zeng X.A reconfigurable and ultra low-cost VLSI implementation of SHA-1 and MD5 functions［C］∥Proc of the 7th IEEE International Conference on ASIC，2007：862-865.

附中文參考文獻(xiàn)：

［2］ 國(guó)家密碼管理局.SM3密碼雜湊算法［S］.北京，2010.

［5］ 申延召.SM3密碼雜湊算法分析［D］.上海：東華大學(xué)，2013.

［10］ 劉政林，董馨，李東方.SHA-2（256，384，512）系列算法的硬件實(shí)現(xiàn)［J］.微電子學(xué)與計(jì)算機(jī)，2012，29（1）：51-54.

［12］ 董馨.可配置SHA-2系列算法和SHA-3（BLAKE-32）算法的硬件實(shí)現(xiàn)［D］.武漢：華中科技大學(xué)，2012.

鄭朝霞（1975），女，湖北武漢人，博士，副 教 授，研 究 方 向 為 信 息 安 全。E-mail：zxzheng@hust.edu.cn

ZHENG Zhao-xia，born in 1975，PhD，associate professor，her research interest includes information security.

田園（1991），女，湖北武漢人，碩士，研究方向?yàn)樾畔踩-mail：870173525 @qq.com

TIAN Yuan，born in 1991，MS，her research interest includes information security.

蔚然（1989），男，河南洛陽(yáng)人，碩士，研究方向?yàn)樾畔踩?。E-mail：115946873 @qq.com

WEI Ran，born in 1989，MS，his research interest includes information security.

An SHA-1/SHA-256/SM3 IP multiplexing circuit with small area and high performance

ZHENG Zhao-xia，TIAN Yuan，WEI Ran，GAO Jun
（School of Optical and Electronic Information，Huazhong University of Science&Technology，Wuhan 430074，China）

The rapid development of Hash algorithm leads to two problems：one is the replacement of the old algorithms with the new ones when the products are upgraded，and the other is how to choose from different algorithms according to the security of the application environments.To solve the problems mentioned above，we design an SHA-1/SHA-256/SM3 IP multiplexing circuit，which makes use of the loop unfolding technique and adds pipelines to each circuit.The circuit not only supports a variety of hash algorithms，but also features small area and high performance.The design is first implemented on a Xilinx Virtex—6 FPGA.It requires 776 slices and achieves a maximum throughput of 0.964 Gbps. Then we also implement every circuit using the SMIC 0.13μm CMOS technology.The area of the circuit is 30.6k gates，which is reduced by 41.7%than that of the three circuits combined.Besides，the operating frequency of the circuit is 177.62 M Hz，and the maximum throughput reaches 1.34Gbps.

Hash algorithm；SHA-1；SHA-256；SM3；IP multiplexing

TN47

A

10.3969/j.issn.1007-130X.2015.08.001

1007-130X（2015）08-1417-06

2014-08-19；

2014-10-11

國(guó)家自然科學(xué)基金資助項(xiàng)目（61006020，61376031）；中央高校基本科研業(yè)務(wù)費(fèi)專項(xiàng)資金資助項(xiàng)目（2014 TS041）

通信地址：430074湖北省武漢市華中科技大學(xué)西一樓114

Address：Room 114，1st West Building，Huazhong University of Science&Technology，Wuhan 430074，Hubei，P.R.China