宋玲玲，李 浩，王利斌

（1.中國電子科技集團公司第四十七研究所，沈陽110032；2.93271部隊，沈陽110032）

集成電路工藝外延圖形漂移剖析

宋玲玲1，李 浩2，王利斌2

（1.中國電子科技集團公司第四十七研究所，沈陽110032；2.93271部隊，沈陽110032）

外延結構的生長特性決定了埋層圖形在外延層上漂移的現(xiàn)象，這種現(xiàn)象會給工藝帶來危害，導致產(chǎn)品失效。在實際工藝中，通常是通過一定的校正原則來抵消埋層漂移的影響。另外，最后還給出了隔離擊穿電壓的測試分析方法。

外延；漂移；校正

1 引 言

在由體硅材料制作的雙極晶體管中，體硅電阻率確定著集電極擊穿電壓，需用高阻材料才能取得高擊穿耐壓，但過大的集電極串聯(lián)電阻又導致頻率響應不好和大功耗［1］。外延生長技術是在1959年開始發(fā)展起來的晶體生長技術。采用低阻襯底上外延高阻材料的外延片制作雙極器件，就可以解決上述矛盾。它的出現(xiàn)解決了過去半導體器件生產(chǎn)中許多難于解決的矛盾，大大提高了器件的電學特性，為高頻大功率晶體管和集成電路的發(fā)展開辟了廣闊道路。

在集成電路制造的雙極工藝中，在單晶片上生長外延層，就會出現(xiàn)引入埋層漂移問題。例如，在TTL標準工藝中，需要P＜111＞單晶襯底上生長N－外延，在N－外延生長中圖形會產(chǎn)生漂移，該現(xiàn)象是由于外延層的生長特性引起的。如圖1所示，在埋層片上觀察到的圖形較實際圖形向右偏移了，偏移尺寸大約為外延層的厚度。

2 基本原理

外延生長就是在一定的條件下，使某種物質(zhì)的原子（或分子）有規(guī)則排列，定向生長在經(jīng)過微細加工的晶體（一般稱為襯底）表面上。生長的外延層是一種連續(xù)、平滑、并與襯底晶格結構有對應關系的單晶層［2］。

圖1 埋層漂移圖形

雖然，外延工藝水平在不斷提高，但只是在漂移量上發(fā)生了改變，不能從根本上消除圖形漂移。外

3 外延漂移造成工藝危害

延漂移主要影響是在外延隔離上，造成島與島之間擊穿電壓為零，隔離不成功。如圖2是隔離成功的剖面圖，隔離后分為B島和C島；圖3是隔離成功的偽像。

圖2 隔離透

圖3 隔離不透

在實際工藝中，版圖內(nèi)各個單元尺寸不盡相同，設計規(guī)則尺寸應為埋層到隔離的最小尺寸，否則就會如圖3所示，由于B島內(nèi)的埋層發(fā)生漂移，而導致隔離未透的現(xiàn)象。實際工藝中，埋層結深大約為4～6μm，如果發(fā)生埋層漂移，部分埋層與隔離槽發(fā)生相撞時，即使相鄰的隔離島在隔離工藝正常條件下完成，N＋埋層也不易被隔離的P＋擴透。因此，隔離槽底部仍有N＋把相鄰的隔離島相連在一起，導致圖3中的B島與C島之間擊穿電壓為零，造成未隔離透的假象。很顯然，圖3中若B島或者C島與無漂移的隔離島或者無埋層的隔離島之間的擊穿電壓，測試將會是正常擊穿電壓。

4 工藝校正

由于上述問題在實際工藝中的存在會導致產(chǎn)品失效，因此，在平面版圖設計時通常給予校正。

4.1 埋層圖形漂移校正（亦稱光刻套偏）方案

工藝實驗證明P＜111＞N－外延片，N＋埋層漂移方向是順著晶片主弦方向右漂移，為了計算方便，通常認為漂移方向大致成45°角，漂移量與外延層厚度相同。因此，只需在版圖設計時，將刻蝕隔離區(qū)時的刻蝕標記向左移動外延層尺寸的量，即能校正埋層漂移效應，這個方案已經(jīng)在實際工藝中應用，并通過了產(chǎn)品驗證。

圖4 光刻套偏圖

圖4中A組為未加校正標記的刻蝕情況，B組為未加校正標記，手動校正的刻蝕標記，C組為加完校正標記的刻蝕情況，其中1號標記為埋層，2號標記為隔離，3號標記為基區(qū)。根據(jù)前面介紹很容易得出的結論就是：A組標記雖然基區(qū)標記看似套準關系，但實際工藝中會造成圖3所示的隔離不透的現(xiàn)象；而B組手動校準方式雖然可以滿足結果要求，但是增加了工藝過程中的復雜度，而且認為操作易引入誤差；所以工藝中最優(yōu)化的選擇是在設計版圖時就考慮埋層漂移的影響，進行埋層圖形漂移校正。

4.2 工藝中添加埋層校正的原則

但是需要指出的是，并不是所有電路在工藝實現(xiàn)中都要采用校正方案。例如，設計規(guī)則中埋層與隔離之間的尺寸很寬富，即使在未校正的情況下，正常的隔離工藝完成后，埋層也不會與隔離島相連，就可以不采用漂移校正方案。但是隨著技術發(fā)展，對器件尺寸的要求越來越高，因此設計規(guī)則會越來越苛刻，即必須采用漂移校正方案，否則，兩個島間的NPN管集電極全部相連會造成功能失效。

4.3 “埋層—隔離”平面設計的計算

為了方便計算，首先將幾個參數(shù)進行定義，在設計規(guī)則中所講的“埋層－隔離”間距用LMG表示，影響這個參數(shù)的主要因素有三個方面：埋層漂移量（LMP）、埋層橫向擴散量（LMH）和隔離槽橫向擴散量（LGH），如圖5所示標注。

不采用漂移校正方案的LMG設計值為

采用漂移校正方案，LMG設計值為

圖5 “埋層—隔離”平面設計原理圖

由此可以看出，只有LMG最終余量大于零的情況下，隔離才能成功。

在實際工藝中，光刻套準精度會引入偏差Lp，隔離擴散工藝條件的控制會使LGH和LMH產(chǎn)生浮動。

因此，最終LMH設計值應為

由于埋層雜質(zhì)一般采用As作雜質(zhì)源進行注入，由于As的活性差，LMH很小，幾乎不到1μm。硼擴散方程式及工藝生產(chǎn)經(jīng)驗的橫向擴散LGH約和縱向的t相等，同型外延埋層漂移量LMP和外延層厚度t相等。代入以上當量，即為

若采用漂移校正方案，則

綜上所述，隨著技術的發(fā)展需要，管芯尺寸在不斷縮小，同時成品率的要求在不斷提高，采用漂移校正能夠獲得更大的產(chǎn)品利潤。

5 隔離擊穿電壓測試分析

介紹一些工藝過程中擊穿測試的相關內(nèi)容，因為實際工藝過程中，需要根據(jù)擊穿測試的圖形形貌，來判斷隔離效果。一般隔離測試時，主要有四種現(xiàn)象［3］發(fā)生，分別是隔離透、隔離不透、擊穿電壓低、擊穿電壓軟，具體情況如圖6所示。

圖6 隔離擊穿電壓曲線圖

（1）隔離成功：擊穿電壓BVCSO具有較高值，擊穿曲線在小電流下仍然很硬（棱角分明），如圖中所示的曲線Ⅰ。

（2）隔離不透：有兩種情況，一是有漏電流，有正常的棱角分明的擊穿電壓，如圖所示曲線Ⅱ；二是無擊穿電壓，如曲線Ⅲ。

情況一是由于工藝條件產(chǎn)生偏差，隔離槽雜質(zhì)并未按工藝條件擴散到設計要求的襯底深度。當兩島加低壓時呈現(xiàn)擊穿現(xiàn)象。這時的情況與柵極浮偏的場效應晶體管的工作原理是類似的。開始小電壓時電流從n型“溝道”流過，隨著電壓的增加，p型隔離墻及p型襯底與n型外延層之間的pn結勢壘區(qū)將不斷擴寬，當電壓大到一定值時，兩勢壘區(qū)相接，這就相當于“擠沒了溝道”，而顯示出pn結特性，pn結擊穿。若工藝中出現(xiàn)此情況，可以繼續(xù)推P＋雜質(zhì)，當P＋雜質(zhì)與P－襯底相通時，漏電流就會消失，隔離成功。

無擊穿電壓的情況，有兩種導致它的可能。一是由于氧化層太薄，使得隔離失效。隔離擴散時未能完全起到掩蔽作用，使有氧化層保護處的外延層表面也形成了一薄層p型層，這稱之為穿通。為了避免這一現(xiàn)象，隔離擴散前的氧化層要足夠厚。此外隔離光刻時由于光刻掩模上某隔離條斷開，或是光刻時隔離條上某段氧化層并未刻去，則在隔離擴散時這一局部區(qū)域就未擴進P型雜質(zhì)而仍為n型，這樣雖然整個硅片已擴透，由于這局部n型區(qū)域的連通作用而沒有擊穿電壓。

但在相對成熟的工藝線上這樣導致隔離失敗的可能性非常小，而更可能的是前面所述的P＋區(qū)域由于N＋埋層漂移，與之相通，使兩鄰近島區(qū)通過N＋埋層相通，無擊穿電壓。

（3）擊穿電壓BVCSO很低，如曲線Ⅳ

主要問題是出在埋層與P＋隔離槽上，當間距很小時，正常加掃描電壓時曲線是平直的無任何電流。當掃描電壓加大，N－區(qū)電場強度加大時，由于P＋區(qū)與埋層N＋區(qū)域空間電荷相互擴散，產(chǎn)生電流，提前擊穿。

若出現(xiàn)該問題，判定是否隔離成功，還要取決于設計規(guī)則及工藝方案。如果埋層無漂移校正，LMG＞2t＋LMH＋LP，隔離推進程度不夠，使得P＋雜質(zhì)區(qū)在N＋雜質(zhì)區(qū)上表面發(fā)生該現(xiàn)象，會有低擊穿電壓現(xiàn)象。如果LMG＞t＋LMH＋LP，則是在N＋區(qū)側面發(fā)生該現(xiàn)象。解決該問題主要調(diào)整LMG使得余量較大些，能較好解決。

（4）擊穿電壓軟現(xiàn)象，見曲線V

主要是由于表面處理問題，雜質(zhì)污染，在漂洗過程中，漂洗中含有其它雜質(zhì)，吸附到硅片表面，使得擊穿曲線棱角不分明，軟擊穿現(xiàn)象Ⅴ。

［1］ 孫俊人.電子工業(yè)生產(chǎn)技術手冊（半導體與集成電路卷7硅器件與集成電路）［M］.北京：國防工業(yè)出版社，1989.

［2］ 楊樹人，丁墨元.外延生長技術［M］.北京：國防工業(yè)出版社，1992.

［3］ 孫俊人.電子工業(yè)生產(chǎn)技術手冊（半導體與集成電路卷6半導體材料）［M］.北京：國防工業(yè)出版社，1989.

Research on Pattern Shift Process in IC Process

Song Lingling1，Li Hao2，Wang Libin2
（1.The47th Research Institute of China Electronics Technology Group Corporation，Shenyang 110032，China；2.Troop 93271，Shenyang 110032，China）

The phenomenon，buried layer graphics drifting on the layers，is decided by the characteristics of extensional structure，which will cause damage to process and result in product failure.In the process，a certain principle of correction is usually used to offset the effect of drift.In addition，the test and analysismethods of Isolation breakdown voltage is also described in this paper.

Epitaxial；Drifting；Correction

10.3969/j.issn.1002－2279.2015.01.007

TN405.95

A

1002－2279（2015）01－0019－03

宋玲玲（1982－），女，河北深州人，工程師，碩士研究生，主研方向：微電子學與固體電子學。

2014－03－21