楊玉飛

（中國電子科技集團公司第四十七研究所，沈陽110032）

一種抗單粒子翻轉(zhuǎn)的D觸發(fā)器

楊玉飛

（中國電子科技集團公司第四十七研究所，沈陽110032）

以互鎖存儲單元（DICE）結(jié)構(gòu)為基礎，采用0.35μm CMOS工藝，設計了一種具有抗單粒子翻轉(zhuǎn)的帶置位端的D觸發(fā)器。通過將數(shù)據(jù)存放在不同節(jié)點以及電路的恢復機制，使單個存儲節(jié)點具有抗單粒子翻轉(zhuǎn)的能力。通過Spectre仿真，測試了觸發(fā)器的抗單粒子翻轉(zhuǎn)能力。在版圖設計中采用增大敏感節(jié)點距離和MOS管尺寸的方法進一步提高了D觸發(fā)器抗單粒子翻轉(zhuǎn)的能力。

集成電路設計；單粒子翻轉(zhuǎn)；雙互鎖存儲單元；D觸發(fā)器

1 引 言

數(shù)字電路芯片在輻射環(huán)境中，周圍的能量粒子會滲透到芯片內(nèi)部，并發(fā)生電離輻射，在能量粒子的運動軌跡上產(chǎn)生一定數(shù)目的電子和空穴對。這些由于單個能量粒子電離輻射而產(chǎn)生的電子和空穴有可能在電場的作用下被電路的內(nèi)部節(jié)點吸收，吸收了電子或者空穴的節(jié)點有可能改變原有電平。上述效應稱為單粒子翻轉(zhuǎn)效應。

隨著集成電路工藝技術的發(fā)展，晶體管特征尺寸越來越小，電路中表征電平的電量也隨之減小，導致數(shù)字集成電路越來越容易發(fā)生單粒子翻轉(zhuǎn)效應。在輻射環(huán)境中工作的集成電路，容易受到單粒子翻轉(zhuǎn)的威脅。1975年，美國通信衛(wèi)星所用數(shù)字電路中的JK觸發(fā)器，由于重核粒子的作用被觸發(fā)，發(fā)生誤翻轉(zhuǎn)，這是第一次有記錄的單粒子翻轉(zhuǎn)現(xiàn)象。即便在不認為有輻射的環(huán)境中，也有發(fā)生單粒子翻轉(zhuǎn)的可能性。D觸發(fā)器是數(shù)字電路中使用最多的時序器件，所以本文設計了一種抗單粒子翻轉(zhuǎn)的帶置位端的D觸發(fā)器。

2 DICE技術設計的D觸發(fā)器

2.1 抗單粒子翻轉(zhuǎn)技術

D觸發(fā)器一般由兩個相同的鎖存器構(gòu)成，所以對觸發(fā)器抗單粒子翻轉(zhuǎn)的設計就是對鎖存器的加固設計。目前國內(nèi)外抗單粒子翻轉(zhuǎn)鎖存器的設計已經(jīng)很成熟，常用的加固技術有：空間冗余技術、時間濾波技術、電荷補充技術、編碼技術和雙重互鎖存儲單元技術（Dual Interlocked Storage Cell，DICE）等［1］。相比與其它的加固方式，DICE在面積、速度和功耗方面比較有優(yōu)勢，所以我們使用DICE技術來設計D觸發(fā)器。

2.2 DICE單元原理

DICE采用新穎的四節(jié)點冗余鎖存結(jié)構(gòu)。其基本設計思想是采用冗余結(jié)構(gòu)備份存儲的數(shù)據(jù)，當存儲單元中單個節(jié)點由于單粒子轟擊發(fā)生翻轉(zhuǎn)時，備份的數(shù)據(jù)能通過反饋及時恢復翻轉(zhuǎn)的數(shù)據(jù)。圖1所示為DICE單元原理，單元中有4個邏輯狀態(tài)分別存儲在4個節(jié)點中，其中每個節(jié)點的狀態(tài)都由相鄰的節(jié)點控制，而對角的節(jié)點并不相互聯(lián)系。節(jié)點Xi（i＝0－3）通過晶體管Ni－1和Pi＋1控制相鄰的兩個節(jié)點Xi－1和Xi＋1（i為以4為模的1位整數(shù)）。

圖1 DICE原理圖

事實上，由于反相器中有一個MOS管并不起作用，因而圖1中反相器可用P型晶體管或N型晶體管替換，替換的原則是Pi都替換為PMOS，而Ni都替換為NMOS。它們形成兩個相對的反饋環(huán)：一個是順時針的P型晶體管環(huán)，即P0－P3；另一個是逆時針的N型晶體管環(huán)，即N3－N0。如果把節(jié)點X0－X3＝0101作為邏輯狀態(tài)“0”，由晶體管N0－P1和N2－P3形成的橫向反相器環(huán)將導通，形成兩個鎖存器，且節(jié)點X0－X1和X2－X3上存儲了同樣的數(shù)據(jù)。此時，豎直方向上的反相器環(huán)N1－P2和N3－P0處于關閉狀態(tài)，隔離兩個橫向鎖存器。對于邏輯狀態(tài)位為“1”的情況，X0－X3＝1010，豎直方向的反相器對N1－P2和N3－P0導通，起鎖存作用，同樣地，橫向晶體管對N0－P1和N2－P3關閉，隔離兩個豎直方向的鎖存器。

當一個負的翻轉(zhuǎn)脈沖出現(xiàn)在任意一個當前狀態(tài)為“1”的節(jié)點Xi（i＝0－3）時，都會通過P型反饋晶體管Pi＋1在節(jié)點Xi＋1上產(chǎn)生一個正的脈沖擾動，但不會影響到存儲在節(jié)點Xi－1上與Xi＋1相同的存儲狀態(tài)。因為負的翻轉(zhuǎn)脈沖不會通過反饋晶體管Ni－1（NMOS）傳遞，而傳遞到節(jié)點Xi＋1的正脈沖擾動不會通過晶體管Pi＋2進一步傳遞到節(jié)點Xi＋2。因此，節(jié)點Xi－1和Xi＋2被隔離，保持著它們的邏輯狀態(tài)不受影響。由此可見，單粒子對節(jié)點的轟擊僅僅是在節(jié)點Xi和Xi＋1上引起暫時擾動。這種擾動在單粒子事件之后很快就會消除，因為其他兩個節(jié)點Xi－l和Xi＋2的狀態(tài)將通過晶體管Pi和Ni＋1的反饋作用強迫翻轉(zhuǎn)節(jié)點恢復到之前的狀態(tài)。對于正瞬態(tài)擾動脈沖，也可以做類似分析。

2.3 基于DICE結(jié)構(gòu)的觸發(fā)器設計

基于DICE結(jié)構(gòu)，采用0.35μmCMOS工藝，設計了帶置位端的抗單粒子翻轉(zhuǎn)的D觸發(fā)器，電路結(jié)構(gòu)如圖2所示。

圖2 帶置位端的DICE結(jié)構(gòu)D觸發(fā)器電路

DICE單元抗SEU的基本原理在于其內(nèi)部存在4個相互耦合的存儲節(jié)點。假如由于某種原因其中一個存儲節(jié)點發(fā)生了翻轉(zhuǎn)，其余存儲節(jié)點便會將此錯誤翻轉(zhuǎn)的數(shù)據(jù)糾正過來，使得電路輸出仍然保持正確。本文所設計的抗單粒子翻轉(zhuǎn)的D觸發(fā)器是針對4個存儲節(jié)點同時進行的，N1、N2和P1是為了滿足置位功能而設計的，它們受信號C和C1控制，其中C1表示置位信號C的相反值。節(jié)點n1和n2相同，n3和n4相同。當C為1，C1為0時，電路為一個正常工作的鎖存器單元，輸出端Q的存儲狀態(tài)受輸入端D和時鐘CK控制。數(shù)據(jù)D傳輸時，若節(jié)點n1信號發(fā)生單粒子翻轉(zhuǎn)，節(jié)點n3可以將錯誤數(shù)據(jù)糾正并反饋到n1；若節(jié)點n2信號發(fā)生單粒子翻轉(zhuǎn)，節(jié)點n4可以將錯誤數(shù)據(jù)糾正并反饋到n2，保持電路輸出結(jié)果正確。

3 單粒子效應仿真

目前，單粒子效應的電路級仿真一般采用經(jīng)驗公式，其方法是以Messenger等人提出的描述單粒子入射瞬時電流脈沖的雙指數(shù)函數(shù)模型作為基礎［2］。該模型的表達式如下：

式中，α為電荷收集的時間常數(shù)，β為建立粒子軌跡的時間常數(shù)。根據(jù)表達式，并結(jié)合不同單粒子入射的經(jīng)驗數(shù)據(jù)，可得到單粒子瞬時脈沖的波形，如圖3所示。通過改變電流峰值，可得到不同LET的單粒子脈沖。Gadlage的試驗表明，該模擬方法與測試數(shù)據(jù)能很好地吻合。

在電路仿真中，通過將雙指數(shù)函數(shù)電流源接入敏感節(jié)點，可以模擬單粒子入射造成的瞬態(tài)效應。敏感點處的電壓將被降到0V以下，或者推高至電源電壓以上，這是一種較壞情況的單粒子翻轉(zhuǎn)收集電荷模型［3］。觸發(fā)器在單個數(shù)據(jù)存儲節(jié)點加入脈沖電流源模擬單粒子入射（LET＝100MeV×cm2/mg）的仿真波形如圖4所示。

圖3 Spectre仿真得到的單粒子瞬時脈沖波形

圖4 DICE觸發(fā)器一個節(jié)點受單粒子轟擊的響應

可以看到，某個敏感節(jié)點在受到單粒子轟擊后發(fā)生了翻轉(zhuǎn)，但干擾脈沖在經(jīng)過大約1.1ns后即被冗余結(jié)構(gòu)的反饋消除，原來的存儲狀態(tài)能及時恢復而不發(fā)生改變?？烧J為電路的單個節(jié)點具有抗SEU的能力。

4 版圖設計

在DICE結(jié)構(gòu)中，如果相鄰的兩個節(jié)點同時發(fā)生翻轉(zhuǎn)，那么輸出也會發(fā)生翻轉(zhuǎn)，因此在版圖設計中，我們將相鄰的兩個敏感節(jié)點盡量遠離，把MOS管的尺寸設計的比較大，以增大敏感節(jié)點的寄生電容，從而實現(xiàn)電荷補充，達到進一步提高抗單粒子翻轉(zhuǎn)能力的作用。同時，在版圖中采用了其它技術增加了單元抗單粒子鎖定的能力。DICE結(jié)構(gòu)的D觸發(fā)器版圖設計如圖5所示。

圖5 DICE結(jié)構(gòu)的D觸發(fā)器版圖

5 結(jié)束語

設計基于DICE結(jié)構(gòu)，采用0.35μm的CMOS工藝，設計了一個帶置位端的抗單粒子翻轉(zhuǎn)的D觸發(fā)器。理論分析及單粒子效應仿真表明，該觸發(fā)器具有單個節(jié)點抗單粒子翻轉(zhuǎn)的能力。并且在版圖設計中采用增大敏感節(jié)點距離和MOS管尺寸的方法進一步提高了D觸發(fā)器抗單粒子翻轉(zhuǎn)的能力。

［1］ 陳盤訓.半導體器件和集成電路的輻射效應［M］.北京：國防工業(yè)出版社，2005：230－231.

［2］ GADLAGE M J，SCHRIMPF R D，EATON P H，et al.Single event transient pulse widths in digitalmicrocircuits［J］.IEEE Trans Nuel Sei，2004，51（6）：3285－3290.

［3］ 李玉紅，趙元富，岳素格，等.0.18μm工藝下單粒子加固鎖存器的設計與仿真［J］.微電子學與計算機，2007，24（12）：66－69.

Study on A SEU－Hardened D Flip－Flop

Yang Yufei
（The 47th Research Institute of China Electronics Technology Group Corporation，Shenyang 110032，China）

：Based on dual interlocked storage cell（DICE）architecture，0.35μm CMOS process is used to design a D flip－flop which is immune to single－EVENT upset with set control.Through recovery mechanism of the circuit single eventeffect，the single event upset（SEU）immunity is achieved by storing data on different nodes.SEU of the circuit is simulated by Spectre.In the layout design，the methodology such as increasing distance between sensitive nodes and size of MOS transistors，is used to further improve ability immune to single－EVENT upset.

Integrated circuit design；SEU；DICE；D flip－flop

10.3969/j.issn.1002－2279.2015.01.004

TN402

A

1002－2279（2015）01－0010－03

楊玉飛（1982－），女，遼寧臺安人，碩士研究生，工程師，主研方向：集成電路設計。

2014－04－18