劉振鈞,李治輝,林 山(中國(guó)電子科技集團(tuán)公司第三十研究所,四川成都610041)

基于FPGA的萬(wàn)兆網(wǎng)的IPsec ESP協(xié)議設(shè)計(jì)與實(shí)現(xiàn)*

劉振鈞,李治輝,林 山
(中國(guó)電子科技集團(tuán)公司第三十研究所,四川成都610041)

“Internet協(xié)議安全性(IPsec)”為IP層及其上層協(xié)議提供加解密和認(rèn)證等安全服務(wù)。但對(duì)IPsec協(xié)議的處理已經(jīng)成為高速網(wǎng)絡(luò)實(shí)現(xiàn)的瓶頸。隨著FPGA向著更大容量和更高速度方向發(fā)展,基于FPGA硬件實(shí)現(xiàn)的IPsec協(xié)議?？梢蕴峁└叩木W(wǎng)絡(luò)性能。文中介紹了一種基于FPGA的萬(wàn)兆以太網(wǎng)IPsec ESP協(xié)議棧的設(shè)計(jì),支持隧道模式和傳輸模式,具有抗重放能力。通過(guò)采用多級(jí)流水操作、多緩存乒乓操作、多進(jìn)程并行處理等技術(shù)實(shí)現(xiàn)了萬(wàn)兆線速。

FPGA 萬(wàn)兆以太網(wǎng) IPsec ESP協(xié)議

0 引 言

隨著網(wǎng)絡(luò)通信技術(shù)的不斷發(fā)展,萬(wàn)兆以太網(wǎng)應(yīng)用發(fā)展迅速同時(shí),無(wú)處不在的安全威脅給萬(wàn)兆以太網(wǎng)帶來(lái)了更大的挑戰(zhàn)。最初的IP版本缺乏保證安全的確定方法。因此,人們?yōu)镮P引入了安全通信技術(shù),稱之為IP安全性(IP Security),簡(jiǎn)稱為IPsec[1]。隨著網(wǎng)絡(luò)通信速率的不斷提高。軟件方式實(shí)現(xiàn)的IPsec協(xié)議大大增加網(wǎng)關(guān)的負(fù)載,成為網(wǎng)絡(luò)的瓶頸[2],而FPGA具有高速并行的特點(diǎn),可以實(shí)現(xiàn)更高的處理性能。基于FPGA的IPsec ESP協(xié)議的設(shè)計(jì)與實(shí)現(xiàn),可以滿足萬(wàn)兆IPsec ESP協(xié)議高速、低延遲、高吞吐率、協(xié)議復(fù)雜的特性。

1 IPsec ESP協(xié)議

IPsec是為IP網(wǎng)絡(luò)提供完整安全性解決方案的一系列服務(wù)和協(xié)議的集合。封裝安全性載荷(ESP, Encapsulating Security Payload),是IPsec的兩種核心協(xié)議之一,主要任務(wù)是為IP數(shù)據(jù)報(bào)的載荷提供加密保護(hù)[3]。

1.1 ESP格式

IPsecESP協(xié)議通過(guò)構(gòu)建一個(gè)ESP頭在受保護(hù)數(shù)據(jù)之前,再追加一個(gè)ESP尾在受保護(hù)數(shù)據(jù)之后,生成一個(gè)ESP數(shù)據(jù)包。它定義了兩種具體的工作模式:隧道模式(tunnelmode)和傳輸模式(transport mode)。如圖1所示。

圖1 ESP幀格式Fig.1 ESP frame format

兩種模式的區(qū)別在于ESP保護(hù)的真正對(duì)象。在傳輸模式中,ESP頭插在IP頭和IP包的上層協(xié)議頭之間;隧道模式下,整個(gè)受保護(hù)的IP包都封裝在一個(gè)ESP頭中,還則增加了一個(gè)新的IP頭,使得整個(gè)IP數(shù)據(jù)在非受信網(wǎng)絡(luò)中都不可見(jiàn)。

1.2 安全聯(lián)盟

安全聯(lián)盟(SA)是構(gòu)成IPsec的基礎(chǔ)。SA是兩個(gè)通信實(shí)體經(jīng)協(xié)商建立起來(lái)的一種協(xié)定。安全參數(shù)索引(SPI)是一個(gè)32位的數(shù)據(jù)實(shí)體,用于獨(dú)一無(wú)二的標(biāo)識(shí)出接收端上的一個(gè)SA。序列號(hào)(SN)是一個(gè)32位的字段,每次用SA來(lái)保護(hù)一個(gè)數(shù)據(jù)包,SN遞增1。

1.3 數(shù)據(jù)可靠性

在傳輸前對(duì)數(shù)據(jù)進(jìn)行加密,可以保證在傳輸過(guò)程中,即使數(shù)據(jù)包遭截取,信息也無(wú)法被讀。IPsec ESP協(xié)議可以為IP數(shù)據(jù)提供數(shù)據(jù)加密服務(wù)。

1.4 數(shù)據(jù)完整性

防止傳輸過(guò)程中數(shù)據(jù)被篡改,確保發(fā)出數(shù)據(jù)和接收數(shù)據(jù)的一致性。ICV完整性驗(yàn)證為每個(gè)數(shù)據(jù)包產(chǎn)生一個(gè)加密校驗(yàn)和,接收方在打開(kāi)包前先計(jì)算校驗(yàn)和,若包遭篡改導(dǎo)致校驗(yàn)和不相符,數(shù)據(jù)包即被丟棄。

1.5 IPsec抗重放功能

重放攻擊(Replay Attacks),又稱重播攻擊、回放攻擊或新鮮性攻擊(Freshness Attacks),是指攻擊者發(fā)送一個(gè)目的主機(jī)已接收過(guò)的包,來(lái)達(dá)到欺騙系統(tǒng)的目的。主要用于身份認(rèn)證過(guò)程,破壞認(rèn)證的正確性。加密可以有效防止會(huì)話劫持,但是卻防止不了重放攻擊。重放攻擊在任何網(wǎng)絡(luò)通訊過(guò)程中都可能發(fā)生,是計(jì)算機(jī)世界黑客常用的攻擊方式之一。

每個(gè)IPSec包都包含了一個(gè)序列號(hào)(SN),序列號(hào)位于ESP頭內(nèi)。如圖1所示,ESP協(xié)議不對(duì)ESP頭做加密保護(hù),所以ESP隧道模式和傳輸模式都不具備抗重放能力。

IPsec抗重放服務(wù)通過(guò)單調(diào)遞增的序列號(hào)(SN)和滑動(dòng)窗口機(jī)制阻擋抗重放攻擊[4]。確保每個(gè)IP包的唯一性,保證信息萬(wàn)一被截取復(fù)制后,不能再被重新利用、重新傳輸回目的地址。

2 設(shè)計(jì)與實(shí)現(xiàn)

2.1 架構(gòu)設(shè)計(jì)

本設(shè)計(jì)采用了Altera公司的Stratix 5系列FPGA。該芯片資源多,速度快,支持萬(wàn)兆以太網(wǎng)等高速接口。

如圖2所示,FPGA外接萬(wàn)兆光模塊實(shí)現(xiàn)萬(wàn)兆以太網(wǎng)接入,加密算法芯片提供數(shù)據(jù)加密服務(wù),解密算法芯片提供數(shù)據(jù)解密服務(wù),SSRAM芯片存儲(chǔ)SA。FPGA內(nèi)部主要包括封裝模塊完成ESP封裝,解封裝模塊完成ESP解封裝,兩個(gè)10G MAC,10G Base-R IP軟核。

圖2 FPGA架構(gòu)設(shè)計(jì)Fig.2 FPGA architecture

2.2 封裝

如圖2所示,從受信網(wǎng)輸入的原始IP包首先進(jìn)入封裝預(yù)處理。封裝預(yù)處理負(fù)責(zé)完成字節(jié)序調(diào)整、按指定數(shù)據(jù)位寬做對(duì)齊處理,訪問(wèn)SSRAM讀取SA等工作。處理完成后將數(shù)據(jù)包送封裝前端。

封裝前端接收數(shù)據(jù)包。隧道模式時(shí),使用SA內(nèi)IP地址重新產(chǎn)生一個(gè)新的IP頭放于受保護(hù)數(shù)據(jù)之前,使用SA內(nèi)SPI和SN構(gòu)造ESP頭放于新IP頭之后,根據(jù)算法分組長(zhǎng)度和加密保護(hù)數(shù)據(jù)長(zhǎng)度構(gòu)建ESP尾放于受保護(hù)數(shù)據(jù)之后。傳輸模式,修改IP頭內(nèi)長(zhǎng)度及相關(guān)字段,使用SA內(nèi)SPI和SN構(gòu)造ESP頭放于IP頭之后,根據(jù)算法分組長(zhǎng)度和加密保護(hù)數(shù)據(jù)長(zhǎng)度構(gòu)建ESP尾放于受保護(hù)數(shù)據(jù)之后。隧道模式/傳輸模式封裝處理完成將數(shù)據(jù)包送入算法芯片做數(shù)據(jù)加密處理和ICV計(jì)算。

算法芯片將加密后數(shù)據(jù)送入封裝后端。隧道模式時(shí),計(jì)算新IP頭校驗(yàn)和,傳輸模式時(shí),計(jì)算修改后的IP頭校驗(yàn)和。進(jìn)行字節(jié)序調(diào)整,按指定數(shù)據(jù)位寬做對(duì)齊處理。處理完成數(shù)據(jù)包經(jīng)過(guò)萬(wàn)兆以太網(wǎng)口進(jìn)入非受信網(wǎng)絡(luò)。

2.3 解封裝

如圖2所示,從非受信網(wǎng)輸入的IP包首先進(jìn)入解封裝預(yù)處理,解封裝預(yù)處理負(fù)責(zé)完成字節(jié)序調(diào)整、按指定數(shù)據(jù)位寬做對(duì)齊處理,訪問(wèn)SSRAM讀取SA等工作。處理完成后將數(shù)據(jù)包送解封裝前端。

解封裝前端接收數(shù)據(jù)包。隧道模式時(shí),提取新IP頭和ESP頭與SA內(nèi)容比對(duì),內(nèi)容相符則向后轉(zhuǎn)發(fā)。傳輸模式,提取IP頭和ESP頭與SA內(nèi)容比對(duì),內(nèi)容相符則向后轉(zhuǎn)發(fā)。處理完成將數(shù)據(jù)包送入算法芯片進(jìn)行解密處理和ICV驗(yàn)證。

算法芯片將解密后數(shù)據(jù)送入解封裝后端。提取ESP尾并驗(yàn)證ESP尾正確性,驗(yàn)證失敗丟棄數(shù)據(jù)包。提取ICV驗(yàn)證結(jié)果,驗(yàn)證失敗丟棄數(shù)據(jù)包。傳輸模式重新計(jì)算IP包長(zhǎng)度和IP頭校驗(yàn)和。提取SN進(jìn)行重放包檢測(cè),檢測(cè)失敗丟棄數(shù)據(jù)包。進(jìn)行字節(jié)序調(diào)整,按指定數(shù)據(jù)位寬做對(duì)齊處理。處理完成數(shù)據(jù)包經(jīng)過(guò)萬(wàn)兆以太網(wǎng)接口進(jìn)入受信網(wǎng)絡(luò)。

2.4 抗重放技術(shù)

數(shù)據(jù)包的可信度隨時(shí)間不斷衰減,滑動(dòng)窗口技術(shù)通過(guò)窗口的滑動(dòng)能夠很好的解決可信度衰減性問(wèn)題[5]。保證近期行為的重要性和遠(yuǎn)期行為的衰減性。單純的滑動(dòng)窗口技術(shù)并不能提供抗重放功能,位圖能實(shí)現(xiàn)對(duì)重放包的過(guò)濾,只接收新數(shù)據(jù)包,確保每個(gè)IP包的唯一性?；瑒?dòng)窗口容易被惡意利用,將數(shù)據(jù)包SN值改為極大值,使近期數(shù)據(jù)包全處于窗口左側(cè),造成網(wǎng)絡(luò)通信中斷,本設(shè)計(jì)中采用ICV與滑動(dòng)窗口相結(jié)合防止惡意用戶攻擊。

圖3為一個(gè)16位的滑動(dòng)重放窗口示意圖。位圖標(biāo)識(shí)窗口內(nèi)哪些數(shù)據(jù)包為新包,若輸入數(shù)據(jù)包SN在位圖內(nèi)標(biāo)識(shí)為新報(bào)則接收數(shù)據(jù)包,再檢測(cè)ICV完整性驗(yàn)證結(jié)果,ICV驗(yàn)證通過(guò)則修改位圖標(biāo)識(shí)本SN的包已經(jīng)收到。當(dāng)收到數(shù)據(jù)包在位圖中標(biāo)識(shí)非新包,則按重放包做丟棄處理。數(shù)據(jù)包在位圖中標(biāo)識(shí)為新包,但I(xiàn)CV完整性驗(yàn)證未通過(guò),則按被篡改包做丟棄處理。n為窗口最小SN,若輸入數(shù)據(jù)包SN小于n則當(dāng)作超時(shí)包丟棄。n+16為窗口內(nèi)最大SN,若輸入數(shù)據(jù)包SN大于n+16,且ICV完整性驗(yàn)證通過(guò),則窗口向右滑動(dòng)SN-n-16。若輸入數(shù)據(jù)包SN大于n+16,ICV完整性驗(yàn)證未通過(guò),則按惡意攻擊包做丟棄處理。

圖3 16位滑動(dòng)重放窗口示意Fig.3 16 bit sliding window

3 關(guān)鍵技術(shù)

3.1 多緩存乒乓技術(shù)

乒乓操作是一種常應(yīng)用于數(shù)據(jù)流控制的處理技巧,解封裝將數(shù)據(jù)包由長(zhǎng)包變短包,處理過(guò)程需要對(duì)數(shù)據(jù)包進(jìn)行各種檢測(cè)和驗(yàn)證,解封裝進(jìn)程時(shí)序壓力大,而數(shù)據(jù)輸出進(jìn)程大部分時(shí)間處于空閑狀態(tài)。多緩存乒乓技術(shù)使用多個(gè)緩存空間實(shí)現(xiàn)了數(shù)據(jù)流的串并轉(zhuǎn)換,使用面積換取速度,正適合于解封裝采用。典型的乒乓操作使用兩個(gè)數(shù)據(jù)緩存區(qū),不能滿足萬(wàn)兆高吞吐率特性,本設(shè)計(jì)在典型設(shè)計(jì)的基礎(chǔ)上通過(guò)增加數(shù)據(jù)緩存區(qū)減輕解封裝進(jìn)程時(shí)序壓力,加快模塊數(shù)據(jù)轉(zhuǎn)發(fā)速度。

如圖4所示,解封裝進(jìn)程根據(jù)輸入選擇單元的選擇將輸入數(shù)據(jù)流分配到多個(gè)數(shù)據(jù)緩存區(qū)。在第1個(gè)緩沖周期,將數(shù)據(jù)包緩存到數(shù)據(jù)緩沖區(qū)1,緩存完成將緩沖區(qū)1送入輸出選擇單元;以此類推,在第n個(gè)緩沖周期,將數(shù)據(jù)包緩存到數(shù)據(jù)緩沖區(qū)n,緩存完成將緩沖區(qū)n送入輸出選擇單元,如此循環(huán)。數(shù)據(jù)輸出進(jìn)程根據(jù)輸出選擇單元的選擇,在第1個(gè)發(fā)送周期將緩沖區(qū)1的數(shù)據(jù)發(fā)送出去,發(fā)送完成將緩沖區(qū)1送入輸入選擇單元;以此類推,在第n個(gè)發(fā)送周期將緩沖區(qū)n的數(shù)據(jù)發(fā)送出去,發(fā)送完成將緩沖區(qū)n送入輸入選擇單元,如此循環(huán)。

圖4 多緩存乒乓操作示意Fig.4 Ping-pong operation

3.2 多級(jí)流水技術(shù)

多級(jí)流水技術(shù)是高速設(shè)計(jì)中一種常用的設(shè)計(jì)手段,能有效提高系統(tǒng)吞吐率。

圖5為一個(gè)三級(jí)流水的示意圖,每個(gè)數(shù)據(jù)包處理分成三個(gè)步驟,上一個(gè)步驟的輸出為下一個(gè)步驟的輸入,則將每個(gè)步驟作為一級(jí)流水線,三個(gè)步驟構(gòu)成三級(jí)流水線。前一個(gè)步驟操作結(jié)束后,將結(jié)果直接送入下一個(gè)步驟,同時(shí)去處理下一個(gè)數(shù)據(jù)包,各個(gè)步驟并行執(zhí)行互不影響。假設(shè)各級(jí)流水操作處理時(shí)間相同,不采用流水線操作,在T時(shí)間內(nèi)只能處理(1+2/3)個(gè)數(shù)據(jù)包,采用三級(jí)流水操作,在T時(shí)間內(nèi)能處理4至5個(gè)數(shù)據(jù)包,系統(tǒng)吞吐率顯著提高。

圖5 三級(jí)流水示意Fig.5 3-stage pipeline

ESP封裝和解封裝數(shù)據(jù)流都是單流向,本設(shè)計(jì)將ESP封裝和解封裝各分為三個(gè)步驟,步驟劃分原則為合理安排時(shí)序,保證三個(gè)步驟處理時(shí)間的連續(xù)性,使時(shí)間延遲均勻分布到各個(gè)步驟。ESP封裝被分為封裝預(yù)處理、封裝前端、封裝后端三個(gè)步驟,各個(gè)步驟已經(jīng)在2.2節(jié)詳細(xì)介紹。ESP解封裝被分為解封裝預(yù)處理、解封裝前端、解封裝后端三個(gè)步驟,各個(gè)步驟已經(jīng)在2.3節(jié)詳細(xì)介紹。

3.3 多進(jìn)程并行處理技術(shù)

多進(jìn)程并行處理技術(shù)是相對(duì)于單進(jìn)程串行處理而言的,在相同核心頻率下,并行處理較串行處理具有更高的處理速度。并行處理可分為時(shí)間上的并行和空間上的并行,多級(jí)流水技術(shù)是建立在時(shí)間上的并行處理,而多進(jìn)程并行處理技術(shù)則是建立在空間上的并行處理。多級(jí)流水按處理流程分步驟完成,而多進(jìn)程并行處理技術(shù)則是按照功能將模塊各個(gè)功能項(xiàng)分配給多個(gè)進(jìn)程并行處理,提高系統(tǒng)處理效率,減小系統(tǒng)延遲。

ESP封裝前端主要完成ESP隧道/傳輸封裝工作,按功能可分為數(shù)據(jù)接收、SA檢測(cè)、長(zhǎng)度計(jì)算、封裝、數(shù)據(jù)發(fā)送五部分。本設(shè)計(jì)將各個(gè)功能點(diǎn)以單獨(dú)的進(jìn)程獨(dú)立運(yùn)行,在第一時(shí)間完成相應(yīng)的操作,提高封裝速度,減小封裝產(chǎn)生的延遲。圖6為封裝前端模塊處理流程示意圖。

圖6 ESP封裝多進(jìn)程并行處理示意Fig.6 ESP-encapsulation multiple processing

ESP解封裝后端主要完成ESP隧道/傳輸解封裝工作,按功能可分為解封裝、各種檢測(cè)、長(zhǎng)度計(jì)算、傳輸IP頭校驗(yàn)和計(jì)算、數(shù)據(jù)輸出五部分。本設(shè)計(jì)將各個(gè)功能點(diǎn)以單獨(dú)的進(jìn)程獨(dú)立運(yùn)行,在第一時(shí)間完成相應(yīng)的操作,提高解封裝速度,減小解封裝產(chǎn)生的延遲。圖7為解封裝后端端模塊處理流程示意圖。

圖7 ESP解封裝多進(jìn)程并行處理示意Fig.7 ESP-decapsulation multiple processing

4 結(jié) 語(yǔ)

本文介紹了一種基于FPGA的萬(wàn)兆IPsec ESP協(xié)議的設(shè)計(jì)與實(shí)現(xiàn)。通過(guò)編譯之后,FPGA的核心頻率能夠達(dá)到250 MHz,外圍硬件接口可以達(dá)到250～300 MHz。實(shí)際測(cè)試中整個(gè)系統(tǒng)延遲在μs級(jí),能夠?qū)崿F(xiàn)萬(wàn)兆線速轉(zhuǎn)發(fā)。本設(shè)計(jì)不僅適用于IPsec ESP協(xié)議的高速處理,對(duì)于其它高速數(shù)據(jù)處理也有較強(qiáng)的參考價(jià)值。

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LIU Zhen-jun(1975-),male,M.Sci., senior engineer,majoring in network security;

李治輝(1983—),女,學(xué)士,助理工程師,主要研究方向?yàn)榫W(wǎng)絡(luò)安全;

LIZhi-hui(1983-),female,B.Sci.,assistant engineer, majoring in network securityp;

林 山(1985—),男,碩士,助理工程師,主要研究方向?yàn)榫W(wǎng)絡(luò)安全。

LIN Shan(1985-),male,M.Sci.,assistant engineer, majoring in network security.

Design and Implementation of 10-Gigabit IPsec ESP Protocol based on FPGA

LIU Zhen-jun,LIZhi-hui,LIN Shan
(No.30 Institute of CETC,Chengdu Sichuan 610041,China)

IPsec(Internet Protocol Security)provides security services such as encryption/decryption and authentication for IP and upper layer protocols,and however IPsec protocol processing now becomes the bottleneck in the implementation of high-speed networks.As FPGA moves toward larger scale and higher speed direction,the IPsec protocol implementation based on FPGA hardware could provide even better network performance.This paper gives a new design for implementing the 10-gigabit Ethernet IPsec ESP protocol based on FPGA,thus to support the tunnelmode and transportmode,and anti-replay ability.The 10-gigabitwire-speed can be achieved by using multi-stage pipelining,multi-cache ping-pong operation,and multi-process parallel processing technology.

FPGA;10-gigabit Ethernet;IPsec ESP protocol

date：2014-09-30;Revised date：2015-01-15

TP393.08

A

1002-0802(2015)02-0242-05

劉振鈞(1975—),男,碩士,高級(jí)工程師,主要研究方向?yàn)榫W(wǎng)絡(luò)安全;

10.3969/j.issn.1002-0802.2015.02.026

2014-09-30;

2015-01-15