楊霄壘，張沁楓，蔣穎丹

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫，214035）

1 引言

電壓基準(zhǔn)是模擬電路設(shè)計(jì)中不可缺少的一個(gè)單元模塊，它為系統(tǒng)提供直流參考電壓，對(duì)電路性能有顯著的影響。各個(gè)電流源單元的電流均由基準(zhǔn)電流源鏡像產(chǎn)生，而基準(zhǔn)電流又由基準(zhǔn)電壓產(chǎn)生。在DAC中，基準(zhǔn)電壓的精度控制了輸出電壓和電流的精度。基準(zhǔn)電壓采用帶隙基準(zhǔn)實(shí)現(xiàn)，其溫度系數(shù)小，受電源電壓波動(dòng)和工藝參數(shù)變化影響也很小。高精度的基準(zhǔn)電壓源設(shè)計(jì)是數(shù)?；旌霞呻娐吩O(shè)計(jì)中的關(guān)鍵技術(shù)之一，隨著微電子技術(shù)和通信技術(shù)的不斷發(fā)展，對(duì)基準(zhǔn)電壓源的要求也越來越高。

由于帶隙基準(zhǔn)電壓源能夠?qū)崿F(xiàn)高電源抑制比（PSRR）和低溫度系數(shù)，因此這種電路結(jié)構(gòu)是目前各種基準(zhǔn)電壓源電路中性能最佳的電路形式。傳統(tǒng)的電壓基準(zhǔn)源電路[1～4]提出了幾種具有溫度補(bǔ)償?shù)膸峨妷夯鶞?zhǔn)源電路，但是溫度系數(shù)過高。

本文首先對(duì)傳統(tǒng)的帶隙基準(zhǔn)電壓源電路原理進(jìn)行分析和闡述?？紤]到設(shè)計(jì)的帶隙基準(zhǔn)源電路應(yīng)用于14位2.5 GHz SPS數(shù)模轉(zhuǎn)換器電路中，采用一階溫度補(bǔ)償設(shè)計(jì)了高性能CMOS帶隙電壓基準(zhǔn)源電路。電路采用了基本的一級(jí)差分運(yùn)放作為帶隙基準(zhǔn)源電路中的深度負(fù)反饋運(yùn)算放大器，其輸出電壓用于產(chǎn)生自身的偏置電壓，在保證運(yùn)放性能的前提下，簡(jiǎn)化了電路和版圖設(shè)計(jì)。電路在SMIC 65 nm CMOS工藝條件下進(jìn)行電路設(shè)計(jì)和仿真驗(yàn)證。

2 傳統(tǒng)帶隙基準(zhǔn)電壓源結(jié)構(gòu)

理想的帶隙基準(zhǔn)電壓源電路的輸出電壓幾乎不受溫度變化、工藝變化、電源電壓波動(dòng)等因素的影響，圖1給出了帶隙基準(zhǔn)電壓源的一般原理示意圖。具有正溫度系數(shù)和負(fù)溫度系數(shù)的電壓值按照一定系數(shù)比例相加，得到與溫度無(wú)關(guān)的參考電壓[5]。

圖1 帶隙基準(zhǔn)電壓的一般原理

在帶隙基準(zhǔn)電路中具有負(fù)溫度系數(shù)的二極管VBE以及正溫度系數(shù)的熱電壓VT按照一定比例系數(shù)相加。VBE在室溫下的溫度系數(shù)為-1.5 mV/K，而熱電壓VT在室溫下的溫度系數(shù)為+0.087 mV/K，將VT乘以常數(shù)K加VBE可以得到輸出電壓VREF，可得到如下所示的輸出電壓：

將（1）式對(duì)溫度取微分，可以求得基準(zhǔn)電壓具有零溫度系數(shù)時(shí)的K值。

圖2 傳統(tǒng)的帶隙基準(zhǔn)電壓源電路

圖2是傳統(tǒng)的帶隙基準(zhǔn)電壓源電路[6]，在電路處于深度負(fù)反饋的情況下，運(yùn)算放大器正負(fù)輸入端電壓相等，若 R1=R2，則 I1=I2，并且：

選取適當(dāng)?shù)腞2、R3和n值的大小，即可得到具有零溫度系數(shù)的輸出電壓VREF。

由于不對(duì)稱性，運(yùn)放存在輸入失調(diào)電壓，即運(yùn)放輸入為零而其輸出電壓并不為零。當(dāng)輸入電壓為VOS時(shí)，得到基準(zhǔn)電壓的輸出：

此時(shí)失調(diào)電壓在輸出端被放大了1+R2/R3倍，從而增大了輸出電壓的溫度系數(shù)。運(yùn)放的失調(diào)電壓VOS包括自身的失調(diào)、電源電壓變化、工藝不匹配和溫度變化等。

3 高精度帶隙基準(zhǔn)電壓源

3.1 帶隙基準(zhǔn)

基于一階溫度補(bǔ)償（基準(zhǔn)源對(duì)溫度的微分在室溫下為0），本文設(shè)計(jì)了圖3所示的高精度CMOS帶隙基準(zhǔn)電壓源電路。帶隙基準(zhǔn)電壓源不僅用于提供基準(zhǔn)輸出所需要的電流，也用于產(chǎn)生運(yùn)放所需要的偏置電壓，從而大大簡(jiǎn)化了電路和版圖的設(shè)計(jì)。其中Q1和Q2、Q3和Q4組成級(jí)聯(lián)二極管，從而減小運(yùn)放失調(diào)對(duì)基準(zhǔn)電壓的影響。Q1和Q3的發(fā)射區(qū)面積相等，Q2和Q4的發(fā)射區(qū)面積相等，Q1和Q3的發(fā)射區(qū)有效面積為Q2和Q4的8倍，電阻R2和R3阻值相等，用于限流。M6～M8為運(yùn)放提供偏置電壓，虛線框中M9～M15組成帶隙基準(zhǔn)的啟動(dòng)電路。R4和Q5控制VREF的輸出。放大器輸出用作電路中PMOS管電流源偏置，提高電源抑制比。

本文采用的高精度帶隙基準(zhǔn)電壓結(jié)構(gòu)如圖3所示，可以得到以下關(guān)系：

通過調(diào)整m、n和R1、R4的阻值來調(diào)節(jié)基準(zhǔn)電壓的大小。在工程中通常取n的值為8、15或24，這樣便于實(shí)現(xiàn)共質(zhì)心對(duì)稱版圖布局，減小匹配的誤差。然而在版圖設(shè)計(jì)中，CMOS工藝中雙極型晶體管的版圖面積較大，用 Q1、Q3包裹住 Q2、Q4、Q5，再用 Dummy管包裹住Q1、Q3。n越大，所消耗的芯片面積就越大。因此設(shè)計(jì)時(shí)需要折中考慮，這里取n的值為8。

3.2 啟動(dòng)電路

帶隙基準(zhǔn)電路在實(shí)際使用中有一個(gè)問題，該電路存在兩個(gè)穩(wěn)態(tài)，即兩個(gè)簡(jiǎn)并工作點(diǎn)，其中一個(gè)是正常工作的狀態(tài)，另一個(gè)是節(jié)點(diǎn)都為低電平0并能保持穩(wěn)定的狀態(tài)。如果上電時(shí)，這幾個(gè)點(diǎn)都因?yàn)槟承┰蚨幱诘碗娖?，電路就會(huì)鎖死在這個(gè)初始狀態(tài)，并且一直保持在這個(gè)狀態(tài)，無(wú)法正常工作。因此，為了使電路能夠擺脫這個(gè)狀態(tài)，從而進(jìn)入正常工作，電路還需要加入一個(gè)啟動(dòng)電路。如圖3中虛線框部分所示。

M8、M12、M13、M15分別由控制電平控制。當(dāng) S 由高電平變?yōu)榈碗娖?，電路開始正常工作。M15關(guān)斷，M12和M13導(dǎo)通，M14柵端拉高從而導(dǎo)通，M9柵電壓被拉低，當(dāng)降低到一定范圍內(nèi)時(shí)，M9導(dǎo)通。但是由于M12是一個(gè)倒比管，其電阻值很大，在一段時(shí)間后就將使M14柵端電壓降低，從而關(guān)斷M14，使M9柵電壓（即運(yùn)放輸出）維持在一個(gè)固定電平上，電路完成啟動(dòng)。

4 仿真與分析

在SMIC 65 nm CMOS工藝下對(duì)上述帶隙基準(zhǔn)電壓源使用Spectre進(jìn)行電路仿真。由圖4可以看到在約1.68 μs后，電路啟動(dòng)，基準(zhǔn)電壓源輸出維持在1.2 V。

圖4 帶隙基準(zhǔn)電壓源電路啟動(dòng)波形

運(yùn)算放大器是帶隙基準(zhǔn)的關(guān)鍵部分之一，其開環(huán)增益決定了帶隙基準(zhǔn)輸出的穩(wěn)定性和精度。本文采用了簡(jiǎn)單的一級(jí)差分運(yùn)放結(jié)構(gòu)，圖5給出了運(yùn)放的幅頻-相頻特性曲線，當(dāng)負(fù)載電容為5 pF、電源電壓為3.3 V、室溫、tt工藝角時(shí)，運(yùn)放的開環(huán)增益為58 dB，相位裕度為 67°。

圖5 運(yùn)放幅頻-相頻特性曲線

圖6是帶隙基準(zhǔn)電壓源的電源抑制比隨溫度變化曲線，在低頻下PSRR達(dá)到了-94 dB。圖7是帶隙基準(zhǔn)電壓源輸出電壓的溫度特性曲線，在-55～125℃之間，基準(zhǔn)電壓輸出的溫度系數(shù)為4.18×10-6/℃。圖8為基準(zhǔn)電壓輸出隨電源電壓變化的特性曲線?？梢钥吹诫娫措妷涸?.6 V～5 V之間，輸出能夠維持在1.2 V。

圖6 帶隙基準(zhǔn)PSRR曲線

高精度帶隙基準(zhǔn)電壓源電路的版圖設(shè)計(jì)對(duì)于最后電路的精度有著重要的影響。根據(jù)電路設(shè)計(jì)的要求，我們?cè)诎鎴D中將其性能影響起關(guān)鍵作用的器件提出了具體的布局布線要求。所有的雙極晶體管、電阻和電流鏡都需要進(jìn)行良好的匹配。圖9是帶隙基準(zhǔn)電壓的版圖。

圖7 基準(zhǔn)電壓隨溫度變化曲線

圖8 基準(zhǔn)電壓隨電源電壓變化曲線

圖9 帶隙基準(zhǔn)電壓源版圖

整個(gè)帶隙基準(zhǔn)電路在SMIC 65 nm CMOS工藝條件下實(shí)現(xiàn)的版圖面積為0.5×0.1 mm2，功耗為0.56 mW。本文設(shè)計(jì)的帶隙基準(zhǔn)電壓電路應(yīng)用于14位2.5 GHz SPS數(shù)模轉(zhuǎn)換器中。

5 結(jié)論

在對(duì)傳統(tǒng)的CMOS帶隙基準(zhǔn)電壓源電路進(jìn)行分析的基礎(chǔ)上，本文基于SMIC 65 nm CMOS工藝設(shè)計(jì)了一種低溫度系數(shù)的CMOS帶隙基準(zhǔn)電壓源電路。電路采用一級(jí)差分運(yùn)算放大器，運(yùn)放的開環(huán)增益為58 dB，相位裕度為67°。帶隙基準(zhǔn)電壓的溫度系數(shù)為4.18×10-6/℃，PSRR達(dá)到了-94 dB。具體參數(shù)性能參見表1，結(jié)果表明整個(gè)帶隙基準(zhǔn)電壓源電路完全滿足14位2.5 GHz SPS DAC的系統(tǒng)要求。

表1 帶隙基準(zhǔn)性能表

[1] Meijer G C M. Verhoeff J B. An integrated bandgap reference[J]. IEEE J Solid-State Circuits, 1976, SC-11(3):403.

[2] Brokaw A P. A simple three-terminal IC bandgap reference[J]. IEEE J Solid-State Circuits, 1974, SC-9(6):338.

[3] Song B S, Gray P R. A precision curvature compensated CMOS bandgap reference[J]. IEEE J Solid-State Circuits,1983, SC-18(6):634.

[4] Vittoz E A, Neyroud O. A low voltage CMOS bandgap reference[J]. IEEE J Solid-State Circuits, 1979,SC-14(3):573.

[5] 何樂年，王憶. 模擬集成電路設(shè)計(jì)與仿真[M]. 北京：科學(xué)出版社，2008.198.

[6] Behzad Razavi著，陳貴燦，等譯. Design of Aanlog CMOS Integrated[M]. 西安：西安交通大學(xué)出版社，2003.315-316.