方化潮，鄭利兵，方光榮，韓 立，王春雷

(1．中國科學(xué)院大學(xué)，北京100190;2．中國科學(xué)院電工研究所，北京100190)

一種基于FPGA進位延遲鏈的IGBT柵極電壓米勒時延的高精度測量方法研究

方化潮1，2，鄭利兵2，方光榮2，韓 立2，王春雷1，2

(1．中國科學(xué)院大學(xué)，北京100190;2．中國科學(xué)院電工研究所，北京100190)

IGBT柵極電壓的米勒平臺時延與結(jié)溫有著密切的關(guān)系，是IGBT失效的一種重要表征量，因此精確測量IGBT柵極電壓米勒時延對于IGBT模塊的失效監(jiān)測有著重要的意義，基于此本文設(shè)計了完整的米勒時延測量系統(tǒng)。首先設(shè)計實現(xiàn)了柵極電壓米勒平臺的微分提取電路，將米勒平臺轉(zhuǎn)換為數(shù)字雙脈沖，然后研究了利用FPGA內(nèi)部特殊結(jié)構(gòu)——進位連線組成時間內(nèi)插延遲鏈，實現(xiàn)了高精度的時間內(nèi)插測量。經(jīng)實驗驗證，本文所設(shè)計的系統(tǒng)能夠?qū)崿F(xiàn)米勒時延亞納秒級測量精度，為進一步定量探索IGBT模塊失效與米勒時延的關(guān)系提供了保障。

IGBT;柵極電壓;米勒平臺;FPGA;進位鏈;延遲線

1 引言

絕緣柵雙極型晶體管(Insulated Gate Bipolar Transistor，IGBT)已經(jīng)廣泛應(yīng)用在新能源發(fā)電、軌道交通、航空航天和高壓直流輸電等眾多領(lǐng)域中［1］，IGBT模塊的可靠性直接關(guān)系到電網(wǎng)及機車運行的穩(wěn)定安全，因此IGBT模塊的失效在線監(jiān)測技術(shù)逐漸成為研究熱點。其中結(jié)溫是一項重要的狀態(tài)參數(shù)，IGBT模塊失效很多情況下是由于熱失效引起的［2-4］，因此失效在線監(jiān)測問題可以轉(zhuǎn)化為結(jié)溫的在線測量問題。然而由于IGBT芯片封裝在模塊內(nèi)部，很難直接測得IGBT芯片的結(jié)溫。由文獻［5］可知，IGBT是一種溫敏器件，即IGBT的端部電氣參數(shù)與結(jié)溫呈現(xiàn)一定的相關(guān)性，因此可以通過端部電氣參數(shù)與結(jié)溫的相關(guān)性進行結(jié)溫測量。

實驗中發(fā)現(xiàn)，IGBT柵極電壓米勒平臺的時間延遲與結(jié)溫存在一定的相關(guān)性，因此可以通過測量IGBT柵極電壓米勒平臺時延來間接獲得IGBT結(jié)溫，故米勒時延測量的精度直接決定了結(jié)溫的測量精度。在本文中，采用模擬電路的方法將柵極電壓米勒平臺轉(zhuǎn)換成了相鄰的兩個數(shù)字脈沖，因此測量米勒平臺的時延可以通過測量這兩個數(shù)字脈沖之間的時間間隔來實現(xiàn)。

2 IGBT柵極米勒平臺形成原理及數(shù)字脈沖轉(zhuǎn)換實現(xiàn)

在實際應(yīng)用中，由于集電極多為感性負載，負載電流在關(guān)斷瞬間內(nèi)仍保持恒定，故此時Vge應(yīng)保持不變，柵射極電容Cge不能放電，僅通過柵漏電容Cgc放電以建立Vce，此時的柵極電壓不變，有一小段平臺，如圖1所示，米勒平臺效應(yīng)即在這一階段形成，這樣使得門極電壓呈現(xiàn)明顯的三階段特性，這種效應(yīng)稱為米勒平臺效應(yīng)［6］。

根據(jù)柵極電壓的三階段特性，可以利用微分電路將米勒平臺的前后下降沿轉(zhuǎn)換為兩個負脈沖信號，然后利用高速比較器與設(shè)定閾值比較，將微分后的脈沖轉(zhuǎn)換成對應(yīng)的數(shù)字雙脈沖信號，如圖1所示。所設(shè)計的微分電路如圖2所示。

經(jīng)上述電路處理，米勒平臺的時延測量問題進而轉(zhuǎn)化成了米勒數(shù)字雙脈沖的時間間隔測量問題，該時間間隔測量精度決定了米勒時延的準確度，進而決定了結(jié)溫測量的精度，所以對于米勒平臺雙脈沖時間間隔的高精度測量方法的研究是非常有必要的。實驗中發(fā)現(xiàn)，結(jié)溫每升高1℃，米勒時延增加0.74ns左右，故要想有1℃的測溫精度，米勒時延測量精度要有亞納秒的測量精度。

圖1 IGBT柵極電壓米勒平臺示意圖Fig．1 Miller plateau of IGBT gate voltage

圖2 米勒平臺數(shù)字脈沖提取轉(zhuǎn)換電路Fig．2 Digital double pulses conversion circuit of Miller plateau

3 基于延遲鏈的時間內(nèi)插測量方法在FPGA中的實現(xiàn)

傳統(tǒng)測量脈沖時間間隔的方法為脈沖填充法［7］，其測量精度取決于參考頻率大小，頻率低則測量精度低，但太高的參考頻率易導(dǎo)致電路的不穩(wěn)定，因此不適于高精度的時間測量。文獻［8］提出了一種擴展的脈沖填充法即時鐘數(shù)字移相，利用FPGA內(nèi)部特有的PLL時鐘模塊將參考頻率順序延遲n－1次，產(chǎn)生規(guī)律性相位順延的n個參考頻率信號，n個參考信號正好構(gòu)成一個周期，然后在同一計數(shù)閘門下對其分別計數(shù)，這種方法可以將測量精度提高n倍，可達到ns級的測量精度。文獻［9］從理論上對利用集成CMOS延遲線進行短時間數(shù)字測量的方法進行了研究，作者通過理論分析得到利用集成、抽頭壓控式的CMOS時間延遲鏈方法可以達到0.1～10ns的測量精度，但文中并未給出具體的實現(xiàn)方法。文獻［10］中提出了一種以FPGA基本延時單元LCELL為基本延遲單元的時間數(shù)字轉(zhuǎn)換器(Time to Digital Converter，TDC)測量方法，該方法中的LCELL延遲單元的單元延時較大，限制了測量精度的提高，且很難控制信號的輸入端口。而從不同的端口輸入，其單元延時有較大差別。

基于此，為克服上述方法的缺點，本文利用FPGA內(nèi)部的進位鏈結(jié)構(gòu)實現(xiàn)了以邏輯單元(Logic Element，LE)進位連線為基本延遲單元的延遲鏈結(jié)構(gòu)，由FPGA進位連線構(gòu)成的延遲鏈其延遲時間短(100ps左右)，不存在如LCELL緩沖延遲單元延時長且信號入口不能控制的問題。本文利用直接例化方法實現(xiàn)了進位鏈結(jié)構(gòu)，對設(shè)計中的關(guān)鍵問題進行了詳細分析，結(jié)合米勒時延提取電路所構(gòu)建的測量系統(tǒng)實現(xiàn)了IGBT米勒時延的高精度提取與測量。

3.1 基于進位延遲鏈的時間測量原理

基于延遲鏈的時間測量原理如圖3所示，T0為被測事件信號上升沿與時基信號上升沿之間的時間間隔，T1為事件信號下降沿與時基信號上升沿之間的時間間隔，通過延遲線單元時間內(nèi)插，可以將T0和T1這些小于時基周期的微小時間間隔進一步量化，提高測量精度。具體實現(xiàn)方法是將延遲單元按一定方式級聯(lián)起來，使其具有時間上的連續(xù)性，然后在每級延遲單元的輸出端引出抽頭來表征時間間隔在延遲鏈中的位置信息［11］。待測時間脈沖信號進入延遲鏈中，有信號經(jīng)過則抽頭輸出為1，無信號經(jīng)過則輸出0，這樣就可以將細時間的時間間隔轉(zhuǎn)換為數(shù)字量。則測量時間可表示為:

式中，τ為延遲單元的單元延時;n為粗計數(shù)值;T為時基信號周期;N1為T0對應(yīng)的延遲鏈的個數(shù);N2為T1對應(yīng)的延遲鏈的個數(shù)。

圖3 基于延遲鏈的時間測量原理Fig．3 Principle of time interval measure based on delay chain

3.2 進位延遲鏈在FPGA中的實現(xiàn)

基于進位鏈的時間間隔測量實現(xiàn)框圖如圖4所示，測量環(huán)節(jié)分為五部分，分別為“粗”時間測量單元、“細”時間測量單元、編碼預(yù)處理單元、編碼單元及數(shù)據(jù)處理單元。

圖4 基于進位鏈的時間間隔測量實現(xiàn)框圖Fig．4 Schematic of time interval measurement based on carry delay chain in FPGA

(1)“粗”時間測量單元:利用時基信號對門限電平信號進行計數(shù)。

(2)“細”時間測量單元:利用進位延遲鏈對小于時間周期的T0、T1進行時間內(nèi)插測量。

(3)編碼預(yù)處理單元:將細時間測量單元得到的抽頭信號碼值進行預(yù)處理，將其轉(zhuǎn)換為獨熱碼［12］，修復(fù)由于不定態(tài)、延遲不均勻產(chǎn)生的誤碼、錯碼。

(4)編碼單元:將編碼預(yù)處理得到的獨熱碼轉(zhuǎn)換為二進制碼。

(5)數(shù)據(jù)處理:對粗細時間測量得到的結(jié)果進行計算處理得到門限時間t。

“細”時間T0、T1的測量各采用一路延遲進位鏈，分別進行編碼預(yù)處理及二進制編碼，最后與“粗”時間測量單元在統(tǒng)一的邏輯控制下進入數(shù)據(jù)處理單元。

3.3 需解決的關(guān)鍵問題

(1)基于進位連線單元的延遲鏈構(gòu)建

形成進位鏈的方法有多種，常用的有計數(shù)器、加法器和乘法器方法［13］，這些方法較繁瑣不直接，在軟件綜合布線時容易受到其他模塊單元的干擾。本文采取了一種非常簡單直接的方法——直接例化法，即利用FPGA的器件單元原語例化底層LE單元(cycloneii_lcell_ff)，通過該方法可以直接控制待測信號從進位鏈中通過，形成進位延遲鏈。

為了獲得抽頭時間間隔的位置信息，必須對抽頭信號進行鎖存，為了盡量保持延遲的一致性，設(shè)計中使延遲單元與對應(yīng)的鎖存單元位于同一個LE單元中，鎖存方法也采用例化寄存器(cycloneii_lcell_ ff)的方法實現(xiàn)。

(2)不定態(tài)導(dǎo)致的誤碼問題分析

在實際數(shù)字電路設(shè)計中，必須滿足D觸發(fā)器的建立時間與保持時間，時鐘才能將數(shù)據(jù)穩(wěn)定地打入D觸發(fā)器。否則D觸發(fā)器的輸出將會產(chǎn)生不定態(tài)［14，15］，形成誤碼，如正常碼為b00000111111，由于不定態(tài)導(dǎo)致的誤碼可能為b00000110111。

為解決由不定態(tài)導(dǎo)致的誤碼問題，本文對細時間測量的抽頭輸出碼值設(shè)置了預(yù)處理模塊，該模塊具備一定的錯碼修復(fù)能力，可以修復(fù)由于不定態(tài)或路徑延遲不一致產(chǎn)生的一定的誤碼，經(jīng)過該預(yù)處理模塊后延遲鏈抽頭輸出碼值轉(zhuǎn)換成了獨熱碼，在編碼單元將獨熱碼轉(zhuǎn)換為二進制碼即可。編碼預(yù)處理模塊的關(guān)鍵代碼如下:

該模塊具備2bit的錯碼修復(fù)能力，已滿足設(shè)計要求，若要增加錯碼修復(fù)的位數(shù)，只需增加一位與門的位數(shù)即可。

(3)關(guān)鍵路徑延遲可能產(chǎn)生的誤差問題

時鐘信號相對門限信號滯后示意圖如圖5所示，假設(shè)時鐘周期T=4ns，正常情況下，計數(shù)器粗計數(shù)值n=3，細時間T0=0.3ns，T1=2.3ns，則待測信號門限時間為:

圖5 時鐘信號相對門限信號滯后示意圖Fig．5 Diagram of clock delay compared to gate signal

若延遲不一致，經(jīng)過FPGA內(nèi)部的走線延遲后，到達延遲鏈時，時鐘信號相對待測信號延后了1ns，此時的細時間T'0=3.3ns，T'1=1.3ns。那么實際測得的門限時間t'=nT+T'0－T'1=3×4+3.3－1.3= 14ns。

可見，由于路徑延遲不一致，使測量產(chǎn)生了+1T(T為時鐘周期)的誤差。同理，當路徑延遲使待測信號相對時鐘信號延后時，有可能會產(chǎn)生－1T的偶然誤差，其原因是延遲不一致導(dǎo)致粗計數(shù)值產(chǎn)生了一個時鐘周期的計數(shù)誤差。

為解決以上問題，首先通過調(diào)整底層關(guān)鍵模塊的位置布局使信號路徑延遲基本相近，然后再利用延遲單元增加路徑延時以進行延遲的精確調(diào)整，利用已生成的進位延遲鏈的前m個延遲單元作為關(guān)鍵信號延遲調(diào)整用，后n－m個延遲單元用作細時間測量，只需合理地設(shè)置好進位鏈的長度即可。如此，便較好地解決了由于布局布線不一致導(dǎo)致的較大誤差問題。

本文所設(shè)計的系統(tǒng)中的關(guān)鍵路徑延遲為:待測信號至T0測量延遲鏈輸入端路徑延遲記為tdelay0;待測信號至T1測量延遲鏈輸入端路徑延遲記為tdelay1;時基信號至T0延遲鏈時鐘端的延遲記為tdelay2;時基信號至T1延遲鏈時鐘端的延遲記為tdelay3。其中時鐘相對待測信號的路徑延遲記為tclk，路徑調(diào)整后的時鐘相對待測信號的路徑延遲記為t'clk，補償所需的延遲單元個數(shù)記為m。調(diào)整前后布局的關(guān)鍵路徑延遲如表1所示，其中td表示延遲時間。

表1 關(guān)鍵信號路徑延時結(jié)果Tab．1 Time delay results comparison of key paths

(4)粗細時間測量的邏輯控制時序問題

1)本文中，各單元模塊在統(tǒng)一的時基信號與待測信號下進行同步的工作與數(shù)據(jù)傳輸。在待測信號的高電平期間進行粗細時間的測量，在待測信號的低電平期間，進行數(shù)據(jù)處理并進行同步提取，保證所得到的粗細時間數(shù)據(jù)對應(yīng)同一待測門限電平，從而保證粗計數(shù)單元與細時間延遲鏈測量單元結(jié)果的同時性。

2)細時間測量的鎖存時間控制問題。本文利用組合邏輯電路將時鐘信號與待測信號組合產(chǎn)生了一個與待測信號跳變沿后的第一個時鐘沿對應(yīng)的鎖存信號，只進行一次鎖存，避免了數(shù)據(jù)被淹沒的風險，只是由此帶來了時鐘信號的延遲問題，解決方法已在問題(3)中描述。

4 結(jié)果與討論

4.1 仿真結(jié)果

設(shè)定時基信號 f0=200MHz，待測信號 t= 918ns，延遲鏈單元延時τ=80ps。所設(shè)計的測量模塊的仿真結(jié)果見表2，其中Δt表示時間，N為計數(shù)值，可見所設(shè)計的測量模塊可達到200ps左右的精度。

表2 基于延遲鏈時間測量模塊仿真結(jié)果Tab．2 Simulation results of time interval measure based on carry delay chain

4.2 實驗結(jié)果分析

為對比驗證所設(shè)計測量系統(tǒng)的精度，本文設(shè)計實現(xiàn)了基于傳統(tǒng)數(shù)字移相技術(shù)的測量模塊，設(shè)定時基信號f0=150MHz，由FPGA內(nèi)部PLL產(chǎn)生三路時基信號，周期T=6.66ns，相對時鐘信號依次移相120°，上升沿和下降沿同時計數(shù)，測量結(jié)果見表3。

可以看到，基于數(shù)字移相技術(shù)的時間測量結(jié)果的標準偏差在2ns左右，與平均值的最大偏差為3.6ns。

接下來基于FPGA進位延遲鏈技術(shù)對IGBT模塊柵極電壓的米勒平臺時延利用所搭建的實驗系統(tǒng)裝置進行實驗測量，延遲鏈單元延時τ=80ps。測試條件如下:1200V/300A IGBT模塊，Ic=5A，Vce=1V，f=1Hz，測得米勒時延結(jié)果見表4。其中N0為時鐘上升沿與門限電平上升沿之間的時間差對應(yīng)的延遲鏈個數(shù)，N1為時鐘下降沿與門限電平上升沿之間的時間差對應(yīng)的延遲鏈個數(shù)。

表3 基于數(shù)字移相技術(shù)的米勒時延測量結(jié)果Tab．3 Experiment results of time interval measurement based on digital pulse shift

表4 基于進位延遲鏈的米勒時延測量結(jié)果Tab．4 Experimental measuring results of Miller plateau based on carry delay chain

實驗結(jié)果表明，基于進位延遲鏈技術(shù)的時間測量結(jié)果的標準偏差為200ps左右，與平均值的最大偏差為380ps，優(yōu)于500ps。不難發(fā)現(xiàn)，與基于數(shù)字移相技術(shù)的測量結(jié)果相比，基于進位延遲鏈技術(shù)的測量精度提高了一個數(shù)量級，從納秒級提高到了亞納秒級，滿足了測量精度的要求。與理論測量精度相比，實際精度偏低的原因與實際的測量系統(tǒng)中存在時鐘抖動，且延遲單元受溫度變化有一定的波動以及進位延遲線單元不均勻存在較大的延遲單元有關(guān)。因此若要進一步提高測量精度，可選用更精準的時鐘產(chǎn)生器，并進行延遲單元的溫度補償。

5 結(jié)論

本文對電力電子器件IGBT模塊的柵極電壓米勒平臺時延的提取測量方法進行了研究，文中采用微分比較模擬電路實現(xiàn)了IGBT柵極電壓米勒平臺的數(shù)字化提取，并重點研究了基于FPGA專用進位鏈結(jié)構(gòu)的延遲鏈內(nèi)插脈沖時間測量方法，指出并克服了設(shè)計中的關(guān)鍵問題。經(jīng)仿真實驗驗證，所設(shè)計的系統(tǒng)可以達到優(yōu)于500ps的亞納秒級測量精度，為后續(xù)基于米勒時延的在線監(jiān)測技術(shù)提供了保證。

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Research on high resolution method for measuring Miller plateau time delay of IGBT gate voltage based on carry chain in FPGA

FANG Hua-chao1，2，ZHENG Li-bing2，F(xiàn)ANG Guang-rong2，HAN Li2，WANG Chun-lei1，2
(1．University of Chinese Academy of Sciences，Beijing 100190，China;2．Institute of Electrical Engineering，Chinese Academy of Sciences，Beijing 100190，China)

The Miller plateau of IGBT gate voltage，as an important precursor of failure monitoring，has a close relationship with junction temperature．As a result，the accurate measure of time delay of Miller plateau in gate voltage is vital to the online detecting of IGBT failure．A complete measurement system has been set up in this paper．Firstly，the Miller plateau was converted to double pulse by using a differential and comparator circuit based on the three-stage feature of gate voltage．Secondly，the time interval between the double pulse was measured accurately based on carry delay chain in FPGA．In this paper，a directly instantiated method of logic element(LE)was adopted to achieve a carry chain．The error caused by the metastable state problem and the key paths time delay problem were analyzed．The measurement system has achieved 500ps precision which is verified by simulation and experiments．

IGBT;gate voltage;Miller plateau;FPGA;carry chain;delay line

F416.6

:A

:1003-3076(2015)11-0075-06

2015-01-15

國家重大科技專項-02專項“智能電網(wǎng)高壓芯片封裝與模塊技術(shù)研發(fā)及產(chǎn)業(yè)化”資助項目(2011ZX02603)

方化潮(1986-)，男，山東籍，博士研究生，主要研究方向為電力電子功率模塊在線監(jiān)測技術(shù);

鄭利兵(1972-)，男，山西籍，副研究員，主要研究方向為電力電子模塊封裝技術(shù)。