杜飛飛

摘要：文章研究了在System Generator搭建LDPC編碼器模型的方法，針對(duì)IEEE802.16e標(biāo)準(zhǔn)設(shè)計(jì)實(shí)現(xiàn)了RU編碼算法，并在此基礎(chǔ)上對(duì)結(jié)構(gòu)進(jìn)行優(yōu)化，減小了編碼延時(shí)，降低了設(shè)計(jì)復(fù)雜度。

關(guān)鍵詞：LDPC；編碼器；System Generator；RU編碼算法；編碼延時(shí) 文獻(xiàn)標(biāo)識(shí)碼：A

中圖分類號(hào)：TN911 文章編號(hào)：1009-2374（2015）17-0019-02 DOI：10.13535/j.cnki.11-4406/n.2015.17.009

LDPC編碼算法已經(jīng)比較成熟，但是設(shè)計(jì)復(fù)雜度和系統(tǒng)數(shù)據(jù)速率的折中是在硬件實(shí)現(xiàn)時(shí)面臨的最主要的問題，而System Generator是基于模塊的設(shè)計(jì)平臺(tái)，加快了算法的實(shí)現(xiàn)。在System Generator下設(shè)計(jì)了一種LDPC編碼器，并對(duì)其結(jié)構(gòu)進(jìn)行改進(jìn)，降低了硬件設(shè)計(jì)復(fù)雜度，減小了編碼延時(shí)。

1 LDPC算法

1.1 IEEE802.16e中的LDPC碼

IEEE802.16e定義的LDPC碼是一種準(zhǔn)循環(huán)碼，編碼長(zhǎng)度為576～2304bit，每種碼長(zhǎng)相差96bit，共19種編碼長(zhǎng)度，碼率分為1/2、2/3A、2/3B、3/4A、3/4B和5/6共

6種。

1.2 LDPC的編碼算法——RU算法

IEEE802.16e標(biāo)準(zhǔn)中LDPC碼校驗(yàn)矩陣具有準(zhǔn)循環(huán)特性，RU算法利用這一特性通過校驗(yàn)矩陣H進(jìn)行快速編碼。在保持矩陣稀疏性的同時(shí)，對(duì)校驗(yàn)矩陣的行、列重排，從而得到近似的下三角矩陣。如圖2所示，校驗(yàn)矩陣分成了六個(gè)稀疏矩陣，其中T是對(duì)角線元素全為1的下三角矩陣。

IEEE802.16e標(biāo)準(zhǔn)的LDPC碼為系統(tǒng)碼，原始信息位s有1152bit，編碼后校驗(yàn)位、共1152bit，最終的編碼流有2304bit。圖3為編碼器整體結(jié)構(gòu)，包括串并模塊，計(jì)算模塊，計(jì)算模塊和輸出模塊，其中、計(jì)算模塊為核心處理模塊，也是復(fù)雜度最高的部分。

串并模塊：將原始信息位分成12組，每組96bit，組內(nèi)串行輸出，組間并行輸出，便于并行處理。

核心處理模塊：、計(jì)算模塊將原始信息位s通過計(jì)算獲得校驗(yàn)比特、，它的速度和復(fù)雜度決定了整個(gè)編碼器的速度和復(fù)雜度。其硬件結(jié)構(gòu)如圖4所示：

輸出模塊：將s、、延時(shí)相應(yīng)的時(shí)間單位并按序輸出。根據(jù)LDPC碼的準(zhǔn)循環(huán)特性，存儲(chǔ)結(jié)構(gòu)可采用循環(huán)移位寄存器。矩陣乘法模塊主要采用循環(huán)移位器和模二加法器。根據(jù)FPGA的并行特點(diǎn)以及LDPC校驗(yàn)矩陣的準(zhǔn)循環(huán)特性，矩陣乘法可按行并行操作。A的第二行與s相乘，由于A第二行第2、6、7、8、12列均為單位循環(huán)矩陣，將對(duì)應(yīng)的原始碼流、、、、與循環(huán)單位陣相乘，然后把五組乘積異或，就得到A第二行與原始碼流的乘積。通過此并行操作，能夠求出A中每一行與原始碼流的乘積。

3 性能分析

通過仿真得出，本文設(shè)計(jì)的編碼器編碼延時(shí)為2個(gè)采樣時(shí)鐘，延時(shí)比較少，可以實(shí)時(shí)傳輸數(shù)據(jù)。LDPC編碼器采用的FPGA型號(hào)為XC4VSX55。最高工作頻率為71.656MHz，工作頻率比較高，能滿足一般無線通信系統(tǒng)的需求。該編碼器綜合資源使用報(bào)告如表1。從表1可以看出，硬件利用率不高，即編碼器的硬件實(shí)現(xiàn)復(fù)雜度可以通過一定的結(jié)構(gòu)優(yōu)化來降低。

參考文獻(xiàn)

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（責(zé)任編輯：周 瓊）