張博，張斌

空軍工程大學(xué)信息與導(dǎo)航學(xué)院，陜西西安 710077

基于FPGA的數(shù)字頻率合成器設(shè)計(jì)與實(shí)現(xiàn)

張博，張斌

空軍工程大學(xué)信息與導(dǎo)航學(xué)院，陜西西安 710077

直接數(shù)字頻率合成器（direct digital synthesizers，DDS）是通信、雷達(dá)、儀器儀表、空間電子設(shè)備和電視等現(xiàn)代電子系統(tǒng)的心臟，其好壞直接影響電子系統(tǒng)的性能指標(biāo)。提出了MATLAB與FPGA交互的方法，在FPGA設(shè)計(jì)與實(shí)現(xiàn)之前進(jìn)行了電路的MATLAB仿真，用于驗(yàn)證整個(gè)FPGA電路的工作過程及輸出結(jié)果是否滿足要求；最后，在硬件上進(jìn)行了實(shí)現(xiàn)，性能測(cè)試驗(yàn)證了設(shè)計(jì)的正確性和可行性。

DDS原理；MATLAB仿真；DDS核；FPGA；電子系統(tǒng)

頻率合成器是通信、雷達(dá)、儀器儀表、空間電子設(shè)備和電視等現(xiàn)代電子系統(tǒng)的心臟，其好壞直接影響電子系統(tǒng)的性能指標(biāo)。鎖相環(huán)頻率合成（PLL）和直接數(shù)字頻率合成（direct digital frequency synthe-sis，DDS或DDFS）是目前產(chǎn)生頻率源的2種主要技術(shù)。DDS代表了頻率合成領(lǐng)域新興的發(fā)展方向。由于它具有相位連續(xù)、頻率分辨率高、頻率切換速度快和數(shù)字化實(shí)現(xiàn)，體積小、功耗低等優(yōu)點(diǎn)，在頻率源的設(shè)計(jì)中得到了廣泛應(yīng)用。目前實(shí)現(xiàn)DDS的技術(shù)方案主要有2種：一是采用高性能DDS芯片的解決方案；二是基于FPGA技術(shù)實(shí)現(xiàn)DDS的方案。文中提出了MATLAB與FPGA交互的方法，在FPGA設(shè)計(jì)與實(shí)現(xiàn)之前，首先進(jìn)行電路的MATLAB仿真，用于驗(yàn)證整個(gè)FPGA電路的工作過程及輸出結(jié)果是否滿足要求。

1 DDS的基本原理

DDS的基本工作原理是利用采樣定理，通過查表法產(chǎn)生波形。其基本工作原理如圖1所示。

圖1 DDS基本工作原理框圖

由圖可以看出，DDS主要由相位累加器、正弦查表ROM、D／A和低通濾波器LPF幾個(gè)基本單元組成。相位累加器在每個(gè)時(shí)鐘周期內(nèi)累加上由頻率控制字K設(shè)定的相位增量；累加的相位量在ROM中進(jìn)行查表，得到數(shù)字正弦采樣值；然后通過D／A變換為數(shù)字階梯波；最后，經(jīng)過低通濾波器LPF實(shí)現(xiàn)平滑輸出。具體工作原理介紹如下：

設(shè)相位累加器的字長為N，則其共有2N個(gè)狀態(tài)。在每個(gè)時(shí)鐘周期內(nèi)，相位累加器的輸出就增加一個(gè)步長的相位增量（頻率控制字K），當(dāng)相位累加到滿量程時(shí)便產(chǎn)生一次溢出，完成一個(gè)周期信號(hào)的輸出。DDS輸出信號(hào)的頻率與時(shí)鐘頻率之間的關(guān)系為

這樣就可以通過改變頻率控制字K來改變輸出頻率。從原理中可以看出，DDS能產(chǎn)生的最小頻率為f0／2N，這個(gè)頻率被稱為是DDS的分辨率。提高相位累加器的位數(shù)可以產(chǎn)生更小頻率的信號(hào)，提高頻率的分辨率。根據(jù)采樣定理，最高的基波合成頻率為

這說明了在DDS中參考時(shí)鐘頻率總是比基波合成頻率高的原因。

2 系統(tǒng)設(shè)計(jì)

首先，根據(jù)DDS的基本原理，搭建DDS仿真模塊，如圖2所示。

圖2 DDS仿真模塊

圖2中，Pulse Generator模塊為系統(tǒng)提供穩(wěn)定的時(shí)鐘信號(hào)；Reshape模塊完成數(shù)據(jù)類型及向量維數(shù)的轉(zhuǎn)換；Continuous Time-VCO模塊實(shí)現(xiàn)DDS功能，產(chǎn)生頻率變化的載波，設(shè)置輸出信號(hào)幅度為1 V，輸出頻率為10 200 kHz，，輸出信號(hào)靈敏度為0.25 Hz／V，初始相位為0；zero-order Hold模塊完成采樣保持，采樣時(shí)間設(shè)為1／120 000 000 s。LPF：Analog Filter Design模塊用于實(shí)現(xiàn)數(shù)字階梯波平滑輸出為正弦波波形，濾波器的階數(shù)設(shè)為8，截止頻率為120 000 000πrad／s.

3 仿真結(jié)果

DDS仿真模塊波形如2圖所示，系統(tǒng)仿真是由MATLAB7.8.0（R2009a）軟件實(shí)現(xiàn)的。

圖3顯示的是DDS合成器輸出正弦波波形，其頻率為10 200 000 Hz；圖4顯示的是經(jīng)過零階采樣保持模塊zero-order Hold后的輸出波形，為一周期性的數(shù)字階梯波；圖5顯示的是數(shù)字階梯波經(jīng)過低通濾波器模塊Analog Filter Design平滑輸出后的輸出波形，為正弦波波形；圖6顯示的是經(jīng)過方波轉(zhuǎn)換模塊Relational Operator后的輸出波形，為方波波形；圖7顯示的是DDS單通道輸出信號(hào)頻譜圖。

圖3 DDS合成器輸出正弦波波形

圖4 輸出數(shù)字階梯波波形

圖5 輸出正弦波波形

圖6 輸出方波波形

圖7 DDS單通道輸出信號(hào)頻譜

分析階梯波的頻譜組成：由于巴特沃斯濾波器在通帶以內(nèi)幅頻曲線的幅度最平坦，由通帶到阻帶衰減陡度較緩，截止頻率以后的衰減速率為6 ×106dB／倍頻程，相頻特性非線性，濾波效果較好。所以應(yīng)當(dāng)選取截止頻率比較低的低通濾波器使得平滑效果較好，但選取的截止頻率又必須保證輸出信號(hào)能夠順利通過。根據(jù)采樣定理，輸出信號(hào)的頻率最大值為fout＝f0／2，故選擇最佳截止頻率為f0／2，能夠保證對(duì)于不同的頻率控制字K，電路都能正常工作。在此仿真模塊的基礎(chǔ)上，根據(jù)實(shí)際需要還可以在做出一些改進(jìn)。比如，改變ROM存儲(chǔ)的幅度值，可以實(shí)現(xiàn)鋸齒波和三角波等不同類型信號(hào)的輸出；增加移相的子模塊，可以研究如何用DDS實(shí)現(xiàn)調(diào)頻信號(hào)發(fā)生器；增加用于截短二進(jìn)制碼的子模塊和頻譜分析子模塊，觀測(cè)各級(jí)控制字的截短對(duì)DDS輸出相位舍位噪聲和有限字長效應(yīng)噪聲帶來的影響。在DDS仿真模塊中，由于ROM相對(duì)昂貴，所以ROM的字節(jié)數(shù)往往小于2N。這意味著相位輸出的低N－（K＋2）有效位不會(huì)在合成頻率中使用，從而產(chǎn)生一個(gè)相位量化誤差。

但是，DDS合成器在跳頻處沒有雜散幅度和頻率成分。利用現(xiàn)有的最新技術(shù)，這種合成器的切換時(shí)間可以做到小于1μs，當(dāng)產(chǎn)生小的頻率步進(jìn)時(shí)，這也是最便宜的一種方法。

現(xiàn)在這種合成器輸出的帶內(nèi)雜散信號(hào)電平在1～2 MHz時(shí)為－50 dBc。這就需要一個(gè)分頻器來提供必要的濾波以滿足更嚴(yán)格的需求，它也會(huì)更進(jìn)一步地減小輸出頻率和輸出頻率的范圍。但它在設(shè)計(jì)高頻快速切換頻率合成中仍起著重要作用。依現(xiàn)在的經(jīng)驗(yàn)來看，人們相信在不遠(yuǎn)的將來可以用同樣的性能得到5～25 MHz的頻率。

4 DDS的設(shè)計(jì)與實(shí)現(xiàn)

DDS技術(shù)的實(shí)現(xiàn)依賴于高速、高性能的數(shù)字器件。FPGA技術(shù)的出現(xiàn)，使得頻率合成器的實(shí)現(xiàn)更加容易。Xilinx公司作為世界上最大的FPGA／CPLD生產(chǎn)商之一，多年來一直占據(jù)行業(yè)領(lǐng)先的地位。Xilinx的FPGA／CPLD具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)，而且它還提供了功能全面的開發(fā)工具和豐富的IP核、宏功能等。ISE（intergrated synthesis environment）是Xilinx FPGA／CPLD的綜合性集成設(shè)計(jì)平臺(tái)，利用該平臺(tái)可完成從設(shè)計(jì)輸入、仿真、邏輯綜合、布局布線與實(shí)現(xiàn)、時(shí)序分析、程序下載與配置、功耗分析等整個(gè)FPGA／CPLD的開發(fā)過程，其最新版本為ISE14.7 Suit系列。ISE 13.1提供了十分易于使用的DDS核DDS Compiler v4.0。DDS核實(shí)例化后，即可以使用。在IP核生成界面依次單擊“View by Function→Digital Signal Processing→Modulation→DDSCompiler v4.0”，即可進(jìn)入DDS核參數(shù)設(shè)置界面，如圖8所示。

圖8 DDS核參數(shù)配置界面

DDS的設(shè)計(jì)比較簡單，直接采用ISE提供的DDS核即可。設(shè)計(jì)者需要確定的主要參數(shù)有DDS相位累加字位寬（頻率字位寬）BDDS、驅(qū)動(dòng)時(shí)鐘頻率fCLK、輸出數(shù)據(jù)位寬A等參數(shù)。環(huán)路中，DDS的輸出數(shù)據(jù)位數(shù)A通常與輸入數(shù)據(jù)位數(shù)Bdata相同，即A＝Bdata。當(dāng)然，DDS的輸出數(shù)據(jù)位數(shù)也可以根據(jù)實(shí)際情況進(jìn)行調(diào)整，DDS的輸出數(shù)據(jù)位數(shù)越多，則本地振蕩器輸出信號(hào)的旁瓣抑制比（spurious free dynam-ic range，SFDR）性能越好，系統(tǒng)所耗費(fèi)的硬件資源也越多。DDS的旁瓣抑制滿足A／D轉(zhuǎn)換的字長效應(yīng)，輸出波形的位寬每增加1 bit，其旁瓣抑制比就提升6 dB。即FPGA內(nèi)部的任何一點(diǎn)信號(hào)，每多用1 bit，其信噪比提升6 dB。DDS的驅(qū)動(dòng)時(shí)鐘頻率fCLK通常與輸入數(shù)據(jù)采樣速率fs相同，即fCLK＝fs。相位累加字位寬不僅影響到整個(gè)環(huán)路的總增益，更重要的是直接決定了更新頻率字所能達(dá)到的頻率分辨率，工程上通常需要頻率分辨率小于1 Hz。其中頻率字Δθ、輸出頻率fout、頻率字位寬BDDS之間的關(guān)系為

這樣就可以通過改變頻率控制字Δθ來改變輸出頻率。從原理中可以看出，DDS所能產(chǎn)生的最小頻率為

這個(gè)頻率被稱為是DDS的分辨率。顯然，增加頻率字位數(shù)BDDS，可以產(chǎn)生更小頻率的信號(hào)，提高頻率的分辨率。在設(shè)計(jì)整個(gè)載波同步環(huán)路時(shí)，環(huán)路的總增益是一個(gè)非常重要的參數(shù)，而其中DDS的增益KDDS為

式中TDDS為DDS頻率字更新周期。顯然，頻率字位數(shù)越多，DDS的增益越?。活l率字更新周期越長，DDS增益越大。假設(shè)DDS相位累加字位寬（頻率字位寬）BDDS＝29，系統(tǒng)時(shí)鐘頻率fCLK＝32 MHz，要求輸出6 MHz的頻率，則可計(jì)算出DDS的初始頻率字（相位增量）為

利用DDS核產(chǎn)生正弦和余弦信號(hào)，要求頻率分辨率Δf＝0.25 Hz，旁瓣抑制比（動(dòng)態(tài)無雜散范圍）大于96 dB，量化相位誤差φ＝±π／4 rad／s，fout＝10.2 MHz。為便于在FPGA電路板上觀察顯示結(jié)果，將輸入的10.2 MHz信號(hào)進(jìn)行10 200 000分頻處理，驅(qū)動(dòng)電路板上的LED燈顯示。FPGA目標(biāo)芯片為Virtex5系列的xc5vlx30-3 ff324。假設(shè)系統(tǒng)時(shí)鐘頻率為fCLK＝120 MHz。

這時(shí)，可通過修改下面相關(guān)參數(shù)來實(shí)現(xiàn)，具體方法如下：

WE：寫頻率／相位字允許信號(hào)，當(dāng)需要在運(yùn)行過程中修改頻率／相位時(shí)，選擇此信號(hào)；

REG_SELECT：頻率／相位寄存器選擇信號(hào)，為0表示寫頻率字，為1表示寫相位字，此信號(hào)只有當(dāng)頻率／相位字均可編程時(shí)才有效；

DATA：頻率／相位字輸入數(shù)據(jù)，其位數(shù)與頻率字位寬BDDS相同。

根據(jù)DDS設(shè)計(jì)要求，DDS IP核的驅(qū)動(dòng)時(shí)鐘頻率為120MHz，頻率分辨率＝0.25 Hz，SFDR＝96 dB，輸出頻率為10.2 MHz，詳見圖8DDS核參數(shù)設(shè)置界面。

圖9為系統(tǒng)設(shè)計(jì)在Xilinx ISE開發(fā)平臺(tái)下實(shí)現(xiàn)后的仿真波形。系統(tǒng)仿真是由Modelsim10.1a軟件實(shí)現(xiàn)的。從Modelsim 10.1a的波形界面中雖然能查看信號(hào)的仿真波形，但想要對(duì)數(shù)據(jù)進(jìn)行進(jìn)一步詳細(xì)分析，比如查看信號(hào)的頻譜等，就顯得無能為力了。這一部分工作正好用MATLAB軟件來完成，DDS單通道輸出信號(hào)頻譜如圖9所示。

圖9 DDS仿真波形

FPGA實(shí)現(xiàn)后，可以在ISE界面十分方便地查看到整個(gè)系統(tǒng)所占用的硬件資源及最高系統(tǒng)運(yùn)算速度。其中，Slice Registers（寄存器資源）使用了251個(gè)，占1%；Slice LUTs（查找表資源）使用了290個(gè)，占1%；BlockRAM／FIFO使用了2個(gè)，占6%；BUFG／BUFGCTRLs（全局時(shí)鐘資源）使用了1個(gè)，占3%。Minimum period：1.927ns｛1｝（Maximum frequency：518.941 MHz）最高系統(tǒng)時(shí)鐘頻率可達(dá)518.941 MHz，顯然滿足設(shè)計(jì)實(shí)例中要求的120 MHz。FPGA實(shí)現(xiàn)后，可以看到電路板上2個(gè)LED燈均以1 Hz的頻率閃爍。

5 結(jié)束語

DDS技術(shù)是一種具有廣泛應(yīng)用前景的頻率合成技術(shù)。由于具有相位連續(xù)、頻率分辨率高、頻率切換速度快和數(shù)字化實(shí)現(xiàn)，體積小、功耗低等優(yōu)點(diǎn)，DDS在通信、雷達(dá)、儀器儀表等很多領(lǐng)域得到了廣泛的應(yīng)用。但是由于DDS本身輸出頻率低、輸出雜散大等局限性，它一般都與其他技術(shù)相結(jié)合來實(shí)現(xiàn)頻率更高的頻率合成器。在FPGA實(shí)現(xiàn)中，通常采用ISE工具提供的DDS核來實(shí)現(xiàn)。DDS的旁瓣抑制滿足A／D轉(zhuǎn)換的字長效應(yīng)，輸出波形的位寬每增加1 bit，其旁瓣抑制比就提升6 dB。當(dāng)SFDR的需求高于80 dB時(shí)，建議開啟噪聲抑制功能。DDS的輸出數(shù)據(jù)位數(shù)越多，輸出信號(hào)的旁瓣抑制比性能越好，系統(tǒng)所耗費(fèi)的硬件資源也就越多。

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Design and imp lementation of direct digital synthesizers based on FPGA

ZHANG Bo，ZHANG Bin
Information and Navigation College，Air Force Engineering University，Xi’an 710077，China

A direct digital synthesizer（DDS）plays a vital role inmodern electronic systems，including communica-tion system，radar system，instrument and electronic equipment system，spatial electronic equipment，TV，etc.DDS greatly affects the performance of electronic systems.In this paper，a MATLAB and FPGA interacted method is proposed.It simulated the circuitwith MATLAB before design and implementation of FPGA，for the purpose of validating if the working process and output resultof thewhole FPGA circuitmeet the requirement.At last，the de-sign was implemented on hardware，and the performance was tested，proving the design is correct and feasible.

DDSprinciple；MATLAB simulation；DDS core；FPGA；electronic system

TN74

：A

：1009-671X（2015）01-028-04

10.3969／j.issn.1009-671X.201405014

http：//www.cnki.net／kcms／detail／23.1191.U.20150112.1501.003.htm l

2014-06-05.

日期：2015-01-12.

國家自然科學(xué)基金資助項(xiàng)目（61273049）.

張博（1989-），男，碩士研究生張斌（1968-），男，教授，博士生導(dǎo)師.

張斌，E-mail：.zhangbin5037＠163.com.