于洪松，韓廣良，孫海江，李桂菊，武治國(guó)，李賡飛

（1.中國(guó)科學(xué)院 長(zhǎng)春光學(xué)精密機(jī)械與物理研究所，吉林 長(zhǎng)春 130033；2.中國(guó)科學(xué)院大學(xué)，北京 100049）

1 引 言

高速視頻圖像處理具有數(shù)據(jù)量大和實(shí)時(shí)性高的特點(diǎn)。由于高速視頻應(yīng)用現(xiàn)場(chǎng)監(jiān)測(cè)的環(huán)境條件復(fù)雜多變，因此經(jīng)常需要進(jìn)行系統(tǒng)的軟硬件升級(jí)，這導(dǎo)致了高速視頻圖像處理系統(tǒng)具有復(fù)雜性高、設(shè)計(jì)難度大、設(shè)計(jì)周期長(zhǎng)等特點(diǎn)［1－2］?？删幊掏ㄓ孟到y(tǒng)的優(yōu)點(diǎn)在于不需要對(duì)硬件進(jìn)行頻繁改動(dòng)，只需要對(duì)配置文件進(jìn)行重新燒寫(xiě)、對(duì)上位機(jī)進(jìn)行升級(jí)及少量的改動(dòng)，而這些工作是可以在不影響現(xiàn)場(chǎng)使用的條件下就進(jìn)行的，因此可以大大降低系統(tǒng)設(shè)計(jì)時(shí)間及成本［3］。

FPGA＋DSP架構(gòu)在圖像處理系統(tǒng)中得到了廣泛的應(yīng)用，F(xiàn)PGA的并行處理及可編程的特性使得硬件能獲得很高的實(shí)時(shí)性，而DSP高效的乘加結(jié)構(gòu)及超高的運(yùn)算性能又特別適合進(jìn)行圖像處理的算法實(shí)現(xiàn)，這使得這種架構(gòu)尤其適用于實(shí)時(shí)圖像處理［4－9］。

Compact－PCI總線（以下簡(jiǎn)稱CPCI總線）是一種成熟的計(jì)算機(jī)總線，其支持熱插拔及完善的標(biāo)準(zhǔn)定義使得CPCI架構(gòu)具有很高的可靠性，再加上其兼容性高、集成度高且便于擴(kuò)展，使得CPCI架構(gòu)很適合高速視頻信號(hào)處理系統(tǒng)的控制相關(guān)處理［2，10］。

本文介紹了基于CPCI總線的FPGA＋DSP架構(gòu)的通用高速視頻信號(hào)處理系統(tǒng)的設(shè)計(jì)及應(yīng)用。文中采用Xilinx公司專門(mén)用于高性能邏輯設(shè)計(jì)的 Virtex－IV 系列 FPGA XC5VLX50T、TI公司高性能定點(diǎn)數(shù)字信號(hào)處理器TMS320C6455及PLX公司的總線控制器芯片PCI9656設(shè)計(jì)了基于CPCI總線的FPGA＋DSP架構(gòu)的通用視頻圖像處理系統(tǒng)。實(shí)驗(yàn)表明，本文設(shè)計(jì)的系統(tǒng)具有實(shí)時(shí)性高、穩(wěn)定性高、集成度高、擴(kuò)展性好等特點(diǎn)。

2 通用視頻圖像處理系統(tǒng)主要模塊的設(shè)計(jì)

2.1 視頻圖像處理系統(tǒng)概況

圖1為通用視頻圖像處理系統(tǒng)的原理框圖。系統(tǒng)包含兩個(gè)幾乎完全相同的部分。每一部分都有圖像采集、數(shù)據(jù)處理、視頻顯示及PCI控制等模塊，同時(shí)配備了豐富的擴(kuò)展接口，包括串口、千兆以太網(wǎng)接口、擴(kuò)展GPIO接口等。DSP之間通過(guò)McBSP相連接進(jìn)行通信，F(xiàn)PGA之間通過(guò)LVDS相連接進(jìn)行通信。

圖1 通用視頻圖像處理系統(tǒng)的硬件框圖Fig.1 Block diagram of general－purpose video image process system

DSP掛接4MB的Flash－ROM，可擴(kuò)展為8MB，用于存儲(chǔ)程序代碼。FPGA采用PROM方式進(jìn)行加載，斷電重啟后程序不會(huì)丟失，并配有狀態(tài)指示燈便于觀察PROM加載及FPGA的工作狀態(tài)。

FPGA采用Camera Link的Base模式與相機(jī)連接，用于采集數(shù)字圖像；FPGA掛接一片ADV7188視頻解碼芯片，可采集模擬圖像，數(shù)字化后輸出給FPGA進(jìn)行處理。FPGA掛接一片1 GByte的DDR2SODIMM內(nèi)存條，時(shí)鐘速度可達(dá)200MHz，訪問(wèn)寬度64bit，用于存儲(chǔ)圖像數(shù)據(jù)。FPGA掛接一片ADV7176視頻編碼器，用于輸出模擬復(fù)合視頻信號(hào)到監(jiān)視器。FPGA掛接兩路UART，一路用于RS422串口，另一路用于Camera Link的命令串口，用于與相機(jī)通信，進(jìn)行相機(jī)工作模式的配置及基本控制信號(hào)的收發(fā)。FPGA掛接一個(gè)千兆以太網(wǎng)接口，用于與上位機(jī)通訊。QSE接口用于與視頻顯示增強(qiáng)板進(jìn)行高速連接。

2.2 主要器件的選型

考慮到系統(tǒng)的通用性，首先確定負(fù)責(zé)主要算法的DSP器件的選擇，之后根據(jù)DSP選擇協(xié)處理器FPGA，最后選擇存儲(chǔ)器件。

實(shí)時(shí)視頻處理要求DSP器件必須具有主頻高、內(nèi)部存取速率高、外部接口速率高等特點(diǎn)，為此選用美國(guó) Texas Instruments公司出品的TMS320C6455（以下簡(jiǎn)稱6455）。6455為高性能定點(diǎn)處理器，最高工作主頻高達(dá)1.2GHz。片內(nèi)高速存儲(chǔ)空間采用改進(jìn)的哈佛結(jié)構(gòu)，分為兩級(jí)Cache。具有多達(dá)64個(gè)獨(dú)立通道的EDMA數(shù)據(jù)傳輸控制器。與片外的接口包括高速64bits寬度的EMIFA及32bits寬度的DDR2擴(kuò)展存儲(chǔ)器接口，最高吞吐能達(dá)到1 064MB／s。同時(shí)還提供兩路高速的緩沖串口 McBSP，以供通信使用［11］。

協(xié)處理器FPGA負(fù)責(zé)原始數(shù)據(jù)流的控制、轉(zhuǎn)換及接口的適配，由于實(shí)時(shí)視頻處理具有數(shù)據(jù)量大、數(shù)據(jù)速率高、運(yùn)算速度快的特點(diǎn)，因此FPGA應(yīng)具有時(shí)鐘模塊便于管理、存儲(chǔ)器容量大、接口速率高及具有足夠的硬件加速器等特點(diǎn)。為此采用美國(guó)Xilinx公司專用于高性能邏輯應(yīng)用的Virtex－5系列FPGA LX50T。Virtex－5系列 FPGA具有靈活的時(shí)鐘管理器，內(nèi)嵌6個(gè)時(shí)鐘模塊。內(nèi)部具有高達(dá)16.4Mbits的增強(qiáng)型存儲(chǔ)器Block RAM，并具有內(nèi)置FIFO控制邏輯。最新的ChipSync技術(shù)簡(jiǎn)化了針對(duì)高帶寬存儲(chǔ)器和其它源同步接口板的設(shè)計(jì)。內(nèi)置的時(shí)鐘主頻高達(dá)550 MHz的DSP48Eslice具有能夠提高DSP性能的乘累加器結(jié)構(gòu)，加強(qiáng)了硬件加速的技術(shù)［12］。

由于6455具有預(yù)置的DDR2存儲(chǔ)器接口，而Xilinx公司對(duì)于Virtex－5系列FPGA也提供了針對(duì)DDR2的參考設(shè)計(jì)，又兼高速視頻處理所需的存儲(chǔ)空間很大，故選用 micron公司－MT8HTF12864HZ－667H1型號(hào)的DDR2 SDRAM作為本系統(tǒng)的存儲(chǔ)器。MT8HTF12864 HZ－667H1總?cè)萘扛哌_(dá)1 024Mbytes，位寬64 bit，數(shù)據(jù)帶寬可達(dá)5.3GB／s［13］。

2.3 圖像采集模塊的設(shè)計(jì)

為了增加本處理系統(tǒng)的通用性，支持模擬輸入圖像和數(shù)字輸入圖像兩種采集方式。

針對(duì)數(shù)字輸入的圖像，采用Camera Link進(jìn)行圖像的采集。Camera Link總線標(biāo)準(zhǔn)專門(mén)為數(shù)字相機(jī)制定，針對(duì)相機(jī)圖像數(shù)據(jù)及相機(jī)控制信號(hào)的定義、相機(jī)的工作模式、數(shù)據(jù)位的分配及連接件標(biāo)準(zhǔn)做了詳細(xì)的規(guī)定，由于其具有更少的連接線、更高的傳輸速率以及更小的電磁干擾的特性而成為市面上主流的相機(jī)接口。

圖2為本系統(tǒng)針對(duì)數(shù)字輸入圖像的采集模塊的硬件框圖。

圖2 數(shù)字輸入圖像采集模塊的硬件連接Fig.2 Hardware interconnection of image acquisition module for digital input

本設(shè)計(jì)采用Camera Link的base模式，采集命令到達(dá)后，狀態(tài)機(jī)啟動(dòng)，數(shù)字相機(jī)輸出的LVDS差分?jǐn)?shù)據(jù)經(jīng)過(guò)處理芯片轉(zhuǎn)換成28位并行數(shù)據(jù)，其中包括24位視頻數(shù)據(jù)，幀同步信號(hào)、行同步信號(hào)、數(shù)據(jù)同步信號(hào)以及一個(gè)備用信號(hào)［14］。

針對(duì)模擬輸入的圖像，采用ADI公司的ADV7188視頻解碼芯片進(jìn)行圖像采集。

ADV7188具有12路模擬輸入通道，4路內(nèi)部集成54MHz、12－bit ADCs，支持包括 NTSC，PAL及SECAM等多種常用色彩制式，支持I2C協(xié)議對(duì)芯片進(jìn)行配置，具有色度瞬態(tài)增強(qiáng)及數(shù)字噪聲衰減特性［15］。

圖3為本系統(tǒng)針對(duì)模擬輸入圖像的采集模塊的硬件連接框圖。

在攝像頭采集到視頻后，在FPGA中設(shè)置芯片的寄存器，在DSP中通過(guò)I2C協(xié)議對(duì)芯片進(jìn)行配置，對(duì)模擬輸入圖像進(jìn)行A／D轉(zhuǎn)換。采用外部27MHz晶振作為工作時(shí)鐘。

圖3 模擬輸入圖像采集模塊的硬件連接Fig.3 Hardware interconnection of image acquisition module for analog input

2.4 數(shù)據(jù)處理模塊的設(shè)計(jì)

數(shù)據(jù)處理模塊主要涉及算法實(shí)現(xiàn)及數(shù)據(jù)存取的相關(guān)操作。

算法實(shí)現(xiàn)的核心器件為FPGA及DSP。DSP通過(guò)AWE＃和AOE?？刂谱x寫(xiě)使能，通過(guò)EMIF方式將20位地址線和32位數(shù)據(jù)線連接到FPGA上進(jìn)行數(shù)據(jù)交換及相應(yīng)的算法處理。DSP是系統(tǒng)的核心處理器，負(fù)責(zé)算法的調(diào)度，接收來(lái)自FPGA的數(shù)據(jù)后進(jìn)行相應(yīng)算法的實(shí)現(xiàn)，得到的結(jié)果發(fā)送給上位機(jī)以供監(jiān)測(cè)或者存入DDR2中進(jìn)行存儲(chǔ)。FPGA作為協(xié)處理器，負(fù)責(zé)數(shù)據(jù)流的控制，同時(shí)完成對(duì)視頻編解碼器等設(shè)備的復(fù)位及寄存器的配置；對(duì)采集到的原始圖像進(jìn)行字節(jié)截?cái)嗉耙恍r(shí)序控制操作，以配合DSP的運(yùn)算及控制操作。

數(shù)據(jù)存取涉及到FPGA與DSP對(duì)DDR2的操作。FPGA由于可以建立具有高速緩存的DPRAM而能夠完成對(duì)DDR2的直接操作。FPGA對(duì)DDR2SDRAM操作的程序采用Xilinx公司的針對(duì)DDR2SDRAM的IP核MIG（Memory Interface Generator）進(jìn)行配置并自動(dòng)生成［16］。

視頻數(shù)據(jù)通過(guò)FPGA入口處的DPRAM緩沖進(jìn)入FPGA后，在FPGA中進(jìn)行原始視頻數(shù)據(jù)到字節(jié)數(shù)據(jù)的轉(zhuǎn)換，寫(xiě)入FPGA出口處的DPRAM中。當(dāng)檢測(cè)到寫(xiě)入一行圖像后，啟動(dòng)寫(xiě)DDR2操作，將該行圖像數(shù)據(jù)存入DDR2，寫(xiě)滿一幀數(shù)據(jù)后，地址自動(dòng)指向下一幀數(shù)據(jù)存儲(chǔ)空間的首地址。

DSP與CPCI通過(guò)FPGA以總線占用的方式對(duì)DDR2進(jìn)行間接操作，以中斷的方式相互通信。DSP操作DDR2的流程圖如圖4所示。

圖4 DSP操作DDR2的流程圖Fig.4 Flowchart of DSP accessing DDR2

具體操作步驟如下：

（1）查詢DDR2被占用的標(biāo)識(shí)地址0x42000寄存器是否為1；

（2）若為1，則DDR2正在被占用，跳回步驟（1）繼續(xù)查詢；若為0，則主動(dòng)占用，執(zhí)行步驟（3）進(jìn)行主動(dòng)占用；

（3）向標(biāo)識(shí)地址寄存器0x42000寫(xiě)1完成對(duì)DDR2的占用；

（4）完成對(duì)DDR2的占用后，若需對(duì)DDR2進(jìn)行讀操作，則轉(zhuǎn)向步驟（5）初始化讀操作；若需對(duì)DDR2進(jìn)行寫(xiě)操作，則轉(zhuǎn)向步驟9）初始化寫(xiě)操作；

（5）向地址0x42002寫(xiě)入高16位地址；

（6）向地址0x41001寫(xiě)1發(fā)起讀DDR2命令；（7）從地址0x40000～0x40fff取數(shù)；

（8）若需要繼續(xù)操作DDR2，轉(zhuǎn)向步驟（4）進(jìn)行對(duì)DDR2操作的流程判斷；若操作已完成，則向0x42000地址寫(xiě)0釋放對(duì)DDR2的占用；

（9）向地址0x42001寫(xiě)入高16位地址；

（10）向地址0x40000～0x40fff寫(xiě)入4K×32bit的數(shù)據(jù)；

（11）若需繼續(xù)操作 DDR2，則轉(zhuǎn)向步驟（4）進(jìn)行對(duì)DDR2操作的流程判斷；若是操作已完成，則向0x42000地址寫(xiě)0釋放對(duì)DDR2的占用。

2.5 視頻顯示模塊的設(shè)計(jì)

在對(duì)視頻數(shù)據(jù)進(jìn)行處理后，需要對(duì)視頻數(shù)據(jù)進(jìn)行準(zhǔn)確的回放顯示。

采用ADI公司具有高性能視頻編碼功能的ADV7176芯片，在FPGA中設(shè)置芯片的寄存器，在DSP中通過(guò)I2C總線協(xié)議對(duì)芯片進(jìn)行配置，將數(shù)字信號(hào)轉(zhuǎn)換成PAL制式電視信號(hào)，通過(guò)常用的模擬視頻監(jiān)視器即可對(duì)輸出信號(hào)進(jìn)行監(jiān)測(cè)。

ADV7176具有4路10bits的高性能模擬輸出通道，支持ITU－R BT601／656YCrCb到PAL／NTSC等多種制式，高達(dá)80dB的視頻信噪比也使得視頻的編碼能夠應(yīng)對(duì)各種復(fù)雜現(xiàn)場(chǎng)的需求［17］。

2.6 PCI控制模塊的設(shè)計(jì)

傳統(tǒng)的基于FPGA＋DSP架構(gòu)的視頻圖像處理系統(tǒng)與上位機(jī)的人機(jī)交互一般通過(guò)通信口實(shí)現(xiàn)，難以做到對(duì)系統(tǒng)的靈活控制。本系統(tǒng)上位機(jī)通過(guò)CPCI總線控制視頻處理單元，因此可以進(jìn)行一些對(duì)圖像算法的復(fù)雜控制及對(duì)整個(gè)系統(tǒng)的調(diào)控，增強(qiáng)了視頻圖像處理系統(tǒng)的通用性。以紅外可見(jiàn)雙通道的目標(biāo)跟蹤系統(tǒng)為例，上位機(jī)程序可以選擇脫靶量來(lái)源、跟蹤通道、跟蹤方式、邊沿選取模式、閾值的人工調(diào)整及跟蹤目標(biāo)的數(shù)量等。

針對(duì)PCI接口的設(shè)計(jì)一般有兩種方案，一種是在FPGA內(nèi)部直接進(jìn)行邏輯設(shè)計(jì)，但是這種方案需要耗費(fèi)的資源很多，而且調(diào)試周期長(zhǎng)，難度大；另一種方案是采用總線控制芯片來(lái)簡(jiǎn)化設(shè)計(jì)，為此選用PLX公司生產(chǎn)的為高速PCI總線應(yīng)用設(shè)計(jì)的通用I／O芯片PCI9656。

PCI9656具有面向三種處理器局部總線類型的連 接 模 式：M 模 式——適 配 Motorola MPC850、MPC860以及IBM PowerPC 801系列的處理器；C模式——適配Intel i960、DSPs、定制的ASICs、FPGAs以及其他的處理器；J模式——適配Intel i960、IBM PowerPC 401、DSPs以及一些其他處理器?；谕ㄓ眯缘目紤]，設(shè)計(jì)中采用了適配大多數(shù)處理器的C模式。

PCI9656具有3種數(shù)據(jù)傳輸模式：直接主控模式、直接從動(dòng)模式以及DMA模式。本系統(tǒng)中，大數(shù)據(jù)量連續(xù)傳輸采用DMA模式，其他參數(shù)的傳輸采用直接主控模式以及從動(dòng)模式［18］。

PCI9656的配置需要3部分：首先由與PCI9656對(duì)應(yīng)的EEPROM芯片對(duì)其初始化參數(shù)進(jìn)行設(shè)置，其次在FPGA程序中對(duì)PCI9656進(jìn)行初始化配置，最后在上位機(jī)進(jìn)行其他的設(shè)置。圖5為PCI9656芯片與FPGA的連線圖。PCI9656芯片的驅(qū)動(dòng)程序可以從PLX公司提供的配套開(kāi)發(fā)包中獲取，開(kāi)發(fā)包中還提供了與上位機(jī)進(jìn)行通信的動(dòng)態(tài)鏈接庫(kù)文件，內(nèi)有豐富的函數(shù)可供調(diào)用，通過(guò)VC＋＋環(huán)境即可編寫(xiě)出相應(yīng)的上位機(jī)控制界面。限于篇幅，在此不再具體介紹上位機(jī)程序的工作流程。

圖5 PCI9656芯片與FPGA的硬件連接Fig.5 Hardware interconnection between PCI9656 and FPGA

3 系統(tǒng)測(cè)試

為驗(yàn)證本系統(tǒng)的有效性，搭建實(shí)物平臺(tái)，進(jìn)行實(shí)驗(yàn)驗(yàn)證。平臺(tái)實(shí)物圖如圖6所示。

圖6 實(shí)驗(yàn)平臺(tái)Fig.6 Platform of experiment

分別采用4種工程常用的相機(jī)進(jìn)行本系統(tǒng)的實(shí)時(shí)性驗(yàn)證實(shí)驗(yàn)，兩臺(tái)紅外相機(jī)的分辨率分別為320×256及640×512，像素位寬均為14bits，兩臺(tái)可見(jiàn)相機(jī)的分辨率均為1 024×1 024，像素位寬分別為8bits及12bits。分別采用相同的目標(biāo)跟蹤算法，在DSP內(nèi)編寫(xiě)了上位機(jī)控制程序進(jìn)行軟硬件實(shí)驗(yàn)。

圖7 本系統(tǒng)的目標(biāo)跟蹤效果圖Fig.7 Result of the system aiming at target tracking

實(shí)驗(yàn)以月球上亮度高的區(qū)域?yàn)楦櫮繕?biāo)，采用圖像預(yù)處理、直方圖自適應(yīng)閾值及重心跟蹤方式，進(jìn)行全視場(chǎng)多目標(biāo)捕獲。上位機(jī)通過(guò)cPCI總線控制選擇跟蹤目標(biāo)，鎖定目標(biāo)后跟蹤穩(wěn)定，實(shí)現(xiàn)了實(shí)時(shí)跟蹤，效果良好。跟蹤的效果圖如圖7所示。

表1列出分別采用4種相機(jī)實(shí)現(xiàn)全視場(chǎng)捕獲所用的時(shí)間及相關(guān)的相機(jī)信息。

表1 針對(duì)不同相機(jī)的實(shí)驗(yàn)結(jié)果Fig.1 Results of the system at different cameras

4 結(jié) 論

設(shè)計(jì)并實(shí)現(xiàn)了基于CPCI總線的FPGA＋DSP架構(gòu)通用視頻圖像處理系統(tǒng)，通過(guò)PCI總線與傳統(tǒng)FPGA＋DSP架構(gòu)的結(jié)合，擴(kuò)展了圖像處理系統(tǒng)的應(yīng)用范圍。實(shí)驗(yàn)表明，本文設(shè)計(jì)的視頻圖像處理系統(tǒng)在實(shí)際應(yīng)用中具有實(shí)時(shí)性高、集成度高、交互性好、擴(kuò)展性好等特點(diǎn)，已被應(yīng)用于某目標(biāo)跟蹤系統(tǒng)中，滿足了實(shí)際應(yīng)用的需求。

［1］ 樊博，王延杰，孫宏海，等 .FPGA實(shí)現(xiàn)高速實(shí)時(shí)多端口圖像處理系統(tǒng)的研究［J］.液晶與顯示，2013，28（4）：620－625.Fan B，Wang Y J，Sun H H，et al.High speed real－time multiport image processing system realized on FPGA ［J］.Chinese Journal of Liquid Crystals and Display，2013，28（4）：620－625.（in Chinese）

［2］ 葉有時(shí)，趙保軍，唐林波，等.多目標(biāo)實(shí)時(shí)跟蹤可編程片上系統(tǒng)的軟件優(yōu)化［J］.光學(xué)精密工程，2011，19（3）：681－689.Ye Y S，Zhao B J，Tang L B，et al.Software optimization of multi－target real－time tracking SOPC system［J］.Optics and Precision Engineering，2011，19（3）：681－689.（in Chinese）

［3］ 王本明，趙前晟，丁海鋒，等 .基于CPCI總線的通用FPGA信號(hào)處理板的設(shè)計(jì)［J］.電子科技，2009，22（10）：25－28.Wang B M，Zhao Q S，Ding H F，et al.Design of general FPGA signal processing board based on CPCI bus［J］.Electronic Science and Technology，2009，22（10）：25－28.（in Chinese）

［4］ 蘇宛新，程靈燕，程飛燕 .基于DSP＋FPGA的實(shí)時(shí)視頻信處理系統(tǒng)設(shè)計(jì)［J］.液晶與顯示，2010，25（1）：145－148.Su W X，Cheng L Y，Cheng F Y.Design ofreal－time video signal processing system based on DSP＋ FPGA［J］.Chinese Journal of Liquid Crystals and Display，2010，25（1）：1145－148.（in Chinese）

［5］ 張向陽(yáng)，程勇策，曲思潼 .基于DSP＋FPGA的Camera Link接口相機(jī)的圖像處理平臺(tái)設(shè)計(jì)［J］.電視技術(shù)，2013，37（15）：215－219.Zhang X Y，Cheng Y C，Qu S T.Camera withcamera link interface image process platform based on DSP and FPGA［J］.Video Engineering，2013，37（15）.（in Chinese）

［6］ 王靜軒，尹傳歷 .基于DSP和FPGA的嵌入式實(shí)時(shí)圖像增強(qiáng)系統(tǒng)［J］.液晶與顯示，2013，28（3）：459－463.Wang J X，Yin C L.Embedded color image enhancement system based on DSP and FPGA［J］.Chinese Journal of Liquid Crystals and Display，2013，28（3）：459－463.（in Chinese）

［7］ 朱明，魯劍鋒 .基于DSP＋FPGA結(jié)構(gòu)圖像處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)［J］.計(jì)算機(jī)測(cè)量與控制，2004，12（9）：866－869.Zhu M，Lu J F.Design andimplementation of digital image processing system based on DSP ＋ FPGA architecture［J］.Computer Measurement and Control，2004，12（9）：866－869.（in Chinese）

［8］ 高楊，劉榮科，胡偉 .基于FPGA＋DSP的高清視頻圖像系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)［J］.電子測(cè)量技術(shù)，2011，34（1）：69－73.Gao Y，Liu R K，Hu W.Design and implementation of high definition video image system based on FPGA＋ DSP［J］.Electronic Measurement and Technology，2011，34（1）：69－73.（in Chinese）

［9］ 李易難，牛燕雄，楊露 .基于DSP＋FPGA視頻圖像采集處理系統(tǒng)的設(shè)計(jì)［J］.電子測(cè)量技術(shù)，2014，37（1）：58－61.Li Y N，Niu Y X，Yang L.Design ofvideo image sampling and processing system based on DSP and FPGA［J］.Electronic Measurement and Technology，2014，37（1）：58－61.（in Chinese）

［10］ PICMG.PICMG 2.0compact PCI specification［R］.PCI Industrial Computers Manufactures Group，1999.

［11］ Texas Instruments.TMS320C6xoptimizing C compiler user guide［R］.Texas Instruments Incorporated，1999.

［12］ Xilinx Incorporated.Virtex－5family overview［R］.Xilinx Incorporated，2009.

［13］ Micron Technology.Datasheet of MT8HTF3264HY－667［R］.Micron Technology，2004.

［14］ AIA.Specifications of the camera link interface standard for digital cameras and frame grabbers［R］.2004.

［15］ Analog Devices.Datasheet of ADV7188［R］.Analog Devices，2007.

［16］ Xilinx.Interfacing micron DDR2memory modules to Xilinx Virtex5FPGAs：A step－by－step guide［R］.Xilinx，2008.

［17］ Analog Devices.Datasheet of ADV7175A／7176A［R］.Analog Devices，2000.

［18］ PLX Technology.PCI 9656BA data book［R］.PLX Technology，2003.