劉 彪，王建立，呂耀文，2，曹景太

（1.中國科學(xué)院 長春光學(xué)精密機(jī)械與物理研究所，吉林 長春 130033；2.中國科學(xué)院大學(xué)，北京 100049）

1 引 言

目前，數(shù)字?jǐn)z像機(jī)向著高分辨率、高幀頻的方向發(fā)展，帶來了數(shù)據(jù)傳輸速度的大幅度提升。Camera Link通過不同的配置方式可以適應(yīng)不同攝像機(jī)對于傳輸帶寬的要求，因此應(yīng)用極為廣泛［1－3］。Camera Link在傳輸物理層上采用低電壓差分信號（Low Voltage Differential Signal）電平標(biāo)準(zhǔn)，有效防止了電磁干擾和信號線之間的交叉串?dāng)_（Cross Talk）［4］。同時它的數(shù)據(jù)線多路技術(shù)，使線纜使用量大大縮減［5］。根據(jù)文獻(xiàn)［6］，需要使用編解碼芯片實現(xiàn)Camera Link傳輸協(xié)議，文獻(xiàn)［7－8］使用DS90CR287將28路TTL信號轉(zhuǎn)換成4路LVDS信號。根據(jù)DS90CR287的功能可知，如果要實現(xiàn)FULL模式的編碼輸出則需要三塊DS90CR287芯片，這樣增加了電路板的走線、焊盤和管腳，不利于攝像機(jī)的集成化?，F(xiàn)場可編程邏輯陣列（Field Programmable Gate Array）由于其靈活的可配置性能，在攝像機(jī)硬件電路設(shè)計和圖像采集卡中得到了廣泛的應(yīng)用［9－10］。從查閱的文獻(xiàn)來看，目前還沒有關(guān)于詳細(xì)介紹使用FPGA實現(xiàn)Camera Link輸出編碼的文獻(xiàn)。因此，本文在Camera Link協(xié)議的基礎(chǔ)上通過理解Camera Link輸出編碼芯片DS90CR287的編碼功能，選擇了Xilinx公司的Virtex4系列中XC4VLX15型號芯片作為核心芯片，采用VHDL硬件描述語言，在FPGA中實現(xiàn)了Camera Link協(xié)議的輸出編碼功能。在降低硬件成本的同時，有效地節(jié)省了電路板的面積，有利于攝像機(jī)設(shè)計的集成化和小型化。

本文首先給出了采用FPGA實現(xiàn)Camera Link輸出編碼的具體方法；接著通過功能仿真和實物實驗驗證編碼的正確性；最后對全文進(jìn)行歸納和總結(jié)。

2 Camera Link輸出編碼實現(xiàn)

為了采用FPGA實現(xiàn)Camera Link輸出編碼的功能。本文將編碼過程分為3個步驟：（1）像素數(shù)據(jù)信號映射成為Camera Link中抽象出來的PORT；（2）對數(shù)據(jù)信號和同步時鐘信號進(jìn)行Camera Link編碼；（3）并串轉(zhuǎn)換，將28路并行信號轉(zhuǎn)換成4路串行信號。圖1為Camera Link輸出編碼框圖。下面分別對這3個步驟做重點說明。

圖1 Camera Link輸出編碼框圖Fig.1 Diagram of Camera Link output encoding

2.1 像素數(shù)據(jù)與 Camera LinkPORTA＼B＼C的映射

根據(jù)Camera Link編碼輸出協(xié)議，本文重點闡述Base型Camera Link的8－bit像素點的編碼方式，F(xiàn)ULL模式的拓展是簡單的。表1是Camera Link協(xié)議中抽象出來的 Port A／B／C與像素數(shù)據(jù)對應(yīng)的映射關(guān)系。對于其他比特位像素點如10－bit，12－bit等根據(jù)Camera Link協(xié)議進(jìn)行類比映射。

表1 Base型8－bit字節(jié)分配Tab.1 Bit assignments for BASE configuration

對應(yīng)上述映射關(guān)系的VHDL代碼如下所示：

定義：

其中，cl＿ports信號對應(yīng)于portA＼B＼C，chan＿0，chan＿1，chan＿2為8－bit像素數(shù)據(jù)信號。

圖2 DS90CR287信號時序圖Fig.2 Timing diagram of DS90CR287data

2.2 數(shù)據(jù)信號和同步時鐘信號的編碼

三個8bit PORT A＼B＼C和FVAL、LVAL、DVAL以及Spare信號，一起構(gòu)成了Camera Link的28路數(shù)據(jù)信號。對這28路信號按照DS90CR287的輸入定義映射位序進(jìn)行編碼即實現(xiàn)了Camera Link的輸出數(shù)據(jù)編碼功能。Camera Link為了便于傳輸數(shù)據(jù)在采集端的正確性，在對數(shù)據(jù)編碼的同時也對采樣時鐘進(jìn)行了編碼。圖為DS90CR287數(shù)據(jù)信號和同步時鐘信號的編碼輸出時序圖［11］。28路數(shù)據(jù)信號與輸出時序圖中TxIN信號的映射如表2所示。

相應(yīng)的VHDL代碼如下所示：

定義：

type t＿cl＿bits is array（4downto 0）of unsigned（6downto 0）；

signal cl＿bits： t＿cl＿bits：＝ （others＝＞（others＝＞＇0＇））；

比特分配：

其中：cl＿bits是1×1維數(shù)組，cl＿bits（i）是位寬為7，最左邊一位是 MSB的信號。Cl＿bits（4）為數(shù)據(jù)同步時鐘信號，即如圖1中的TxCLK OUT信號，根據(jù)圖2的時序圖，確定cl＿bits（4）的值為“1100011”。

表2 Camera Link比特分配Tab.2 Camera Link bit assignment

2.3 并串轉(zhuǎn)換

28路數(shù)據(jù)信號和同步時鐘信號編碼完成后，需要對這35路數(shù)據(jù)進(jìn)行7∶1并串轉(zhuǎn)換，以最終完成Camera Link協(xié)議的4路LVDS數(shù)據(jù)編碼輸出和1路LVDS時鐘編碼輸出。具體來說就是將已經(jīng)編碼的cl＿bits（i）（其中i取0，1，2，3，4）信號進(jìn)行7∶1數(shù)據(jù)并串轉(zhuǎn)換。數(shù)據(jù)并串轉(zhuǎn)換分為兩個步驟：第一步，將cl＿bits（i）中的并行7路數(shù)據(jù)轉(zhuǎn)換成并行4路數(shù)據(jù)完成數(shù)據(jù)的7∶4并串轉(zhuǎn)換。第二步，采用Virtex4FPGA內(nèi)部輸出功能模塊OSERDES［12］實現(xiàn)數(shù)據(jù)的4∶1并串轉(zhuǎn)換。并串轉(zhuǎn)換的設(shè)計框圖如圖3所示。

圖3 并串轉(zhuǎn)換框圖Fig.3 Block diagram of parallel－to－serial

具體實現(xiàn)如下：

（1）使用FIFO實現(xiàn)7∶4數(shù)據(jù)轉(zhuǎn)換。該過程的重點是對寫和讀的控制信號的實現(xiàn)。對于每個cl＿bits（i）（其中i取0，1，2，3，4），分別建立了一個28×1bit的分布式FIFO，設(shè)像素時鐘為tw對應(yīng)的頻率為fw，即FIFO寫入頻率為fw，為實現(xiàn)7∶4的數(shù)據(jù)轉(zhuǎn)換，則讀出頻率fr＝7／4fw。

圖4所示為FIFO的讀寫示意圖。圖中waddr為寫節(jié)拍指示信號，使用VHDL語言將其定義為2位的unsigned信號，初始值為3，raddr為讀節(jié)拍指示信號，定義為3位的unsigned信號，初始值為6；wclk為寫時鐘，比如為40MHz，則讀時鐘rclk應(yīng)該是70MHz。

圖4 FIFO讀寫示意圖Fig.4 FIFO write and read diagram

寫進(jìn)程。第一個寫時鐘（圖中1stwclk），cl＿bits（i）的MSB裝入到FIFO的27位，依次至cl＿bits（i）的LSB裝入到FIFO的21位，waddr減1。第二個寫時鐘（2ndwclk），cl＿bits（i）的 MSB裝入到FIFO的20地址，依次到cl＿bits（i）的LSB裝入到FIFO的14位，waddr減1。以此類推，直到第四個寫時鐘，waddr為0，此時將waddr設(shè)置為3。重復(fù)以上過程。

讀進(jìn)程。定義一個4位的信號data＿4b（3 downto 0），用于讀取FIFO中的數(shù)據(jù)。第一個讀時鐘（圖中1strclk），將FIFO地址為27～24的數(shù)據(jù)分別裝入到data＿4b的 MSB～LSB，raddr減1。第二個讀時鐘（2ndrclk），將FIFO地址為23～20的數(shù)據(jù)分別裝入到data＿4b的 MSB～LSB，raddr減1。以此類推，第七個時鐘（7thrclk），將FIFO地址為3～0的數(shù)據(jù)裝入到data＿4b的MSB～LSB，raddr為0，此時將raddr設(shè)置為6。重復(fù)以上過程。

（2）設(shè)計中使用了Xilinx公司的Virtex－4系列芯片XC4VLX15作為核心芯片，使用了OSERDES原語［13］例化功能模塊OSERDES。根據(jù)設(shè)計方案，將數(shù)據(jù)率參數(shù)設(shè)置為DDR，TRISTATE＿WIDTH 和DATA＿WIDTH 參數(shù)設(shè)置為4，SERDES＿M(jìn)ODE參數(shù)設(shè)置為“MASTER”。實現(xiàn)數(shù)據(jù)4∶1串并轉(zhuǎn)換要求。

3 仿真與實驗

本實驗以Xilinx公司的ISE14.1作為編譯調(diào)試軟件，使用 ModelSim SE 10.0a作為仿真平臺。本實驗使用了Camera Link采集卡作為接收端，上位機(jī)端使用了DalsaCamExpert軟件作為人機(jī)交互端。為驗證Camera Link編碼的正確性，實驗分為兩個部分：（1）Camera Link編碼的時序仿真；（2）上位機(jī)端圖像數(shù)據(jù)的Camera Link編碼接收。

3.1 仿真

Testbench文件中，時鐘clk＿sys為像素時鐘，設(shè)置為40MHz；clk＿tx＿l為FIFO讀出時鐘，根據(jù)所設(shè)置的像素時鐘，該時鐘應(yīng)該為70MHz，同時它也是OSERDES的CLKDIV；clk＿tx＿h(yuǎn)是2.3步驟（2）中OSERDES的CLK，為140MHz。將chan＿0，chan＿1，chan＿2 設(shè) 置 為 全 1，chan＿0＜ ＝“11111111”；chan＿1＜ ＝“11111111”；chan＿2＜＝“11111111”。LVAL和DVAL有效時間（值為邏輯1）為20個像素時鐘，每幀為2行有效數(shù)據(jù)，行消影時間設(shè)置為2個像素時鐘。仿真結(jié)果如圖5所示。

圖5中，豎直虛線之間是1幀數(shù)據(jù)。包含兩行數(shù)據(jù)。為驗證編碼的正確性，只需驗證時鐘信號cl＿bits（4）編碼的正確性就可以了，其他4路數(shù)據(jù)編碼與其完全一樣。圖中cl＿bits（4）編碼后對應(yīng)信號cl＿xclk，時序如圖5中放大圖所示，頻率為40MHz，高低電平比為4∶3，時序圖完全符合圖2中的時鐘信號TxCLK OUT，仿真結(jié)果驗證了編碼的正確性。

3.2 實際實驗

圖6是實驗平臺，采用的FPGA芯片是Xilinx公司的Virtex－4系列XC4VLX15芯片，圖像傳感器采用了CMOSIS公司的CMV2000。實驗根據(jù)BASE型Camera Link編碼方法，通過拓展實現(xiàn)FULL模式下的圖像編碼。實驗板將圖像數(shù)據(jù)經(jīng)過相應(yīng)的處理和Camera Link編碼，通過Camera Link傳輸線，將編碼數(shù)據(jù)傳遞到上位機(jī)的Camera Link采集卡，經(jīng)采集卡解碼，由DalsaCamExpert軟件顯示圖像相應(yīng)的信息。

圖7是上位機(jī)DalsaCamExpert軟件顯示的采集卡解碼的條紋圖像。條紋圖像為實驗者設(shè)定。具體參數(shù)設(shè)定為：設(shè)置了8通道的數(shù)據(jù)，即chan＿0至chan＿7，將其像素點的值對應(yīng)設(shè)置為255，223，191，159，127，95，63，31，構(gòu)成一定的梯度，像素時鐘為40MHz；設(shè)置LVAL有效時間為256個像素時鐘，由設(shè)置的8個通道，可知圖像每行有2 048個像素點；設(shè)置每幀包含1024行數(shù)據(jù)。根據(jù)所設(shè)置的LVAL和FVAL信號可以知道圖像大小為2048×1024。

通過觀察分析圖7中的條紋圖像，獲得的圖像與實驗設(shè)置的圖像參數(shù)完全符合，說明本文設(shè)計的編碼方式是可行的。

圖6 實驗平臺Fig.6 Experiment flatform

圖7 條紋采集圖像Fig.7 Acquired image of stripe

4 結(jié) 論

為了實現(xiàn)設(shè)計Camera Link接口攝像機(jī)的集成化和小型化，本文介紹了一種采用Xilinx Virtex4系列FPGA完成Camera Link協(xié)議編碼輸出的方法。首先介紹了Camera Link接口標(biāo)準(zhǔn)以及專門輸出編碼芯片DS90CR287的時序映射圖。其次，重點分析了在FPGA中用VHDL語言實現(xiàn)Base模式輸出編碼的具體步驟和實現(xiàn)方法。最后，通過仿真和實際圖像采集實驗驗證了本文編碼方法的正確性。采用FPGA實現(xiàn)Cam－era Link輸出編碼功能，能夠減少硬件設(shè)計成本和硬件電路設(shè)計復(fù)雜度，便于設(shè)計攝像機(jī)的小型化和輕量化，在實際中具有很高的應(yīng)用價值，已在工程上得到了應(yīng)用。

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