閻 群，韓守梅，木春梅，李 擎

(北京科技大學(xué) a.自動(dòng)化學(xué)院;b.鋼鐵流程先進(jìn)控制教育部重點(diǎn)實(shí)驗(yàn)室,北京 100083)

組合邏輯實(shí)驗(yàn)電路設(shè)計(jì)方法研究

閻 群a，b，韓守梅a，木春梅a，李 擎a

(北京科技大學(xué) a.自動(dòng)化學(xué)院;b.鋼鐵流程先進(jìn)控制教育部重點(diǎn)實(shí)驗(yàn)室,北京 100083)

討論了三人表決邏輯電路，分別采用小規(guī)模集成門(mén)電路、中規(guī)模集成電路、只讀存儲(chǔ)器和可編程邏輯陣列實(shí)現(xiàn)了六種三人表決邏輯實(shí)驗(yàn)電路，總結(jié)了設(shè)計(jì)組合邏輯電路的步驟和方法。該方法對(duì)其他數(shù)字邏輯電路的設(shè)計(jì)具有一定的指導(dǎo)作用。

組合邏輯；邏輯表達(dá)式；邏輯電路；三人表決電路

電子技術(shù)實(shí)驗(yàn)是理工科相關(guān)專(zhuān)業(yè)本科生的必修課程，一般包括模擬和數(shù)字兩部分[1-2]。數(shù)字邏輯電路的分析和設(shè)計(jì)是數(shù)字電子技術(shù)的重要內(nèi)容，是學(xué)習(xí)后續(xù)課程的基礎(chǔ)，在教學(xué)、科研、產(chǎn)品開(kāi)發(fā)等方面占有重要的地位[1-3]。數(shù)字電路元器件品種繁多、性能各異，電路設(shè)計(jì)方法多種多樣，如何根據(jù)具體條件選擇適當(dāng)?shù)脑O(shè)計(jì)方法,設(shè)計(jì)出合理的電路是每個(gè)設(shè)計(jì)人員必須考慮的。電子技術(shù)實(shí)驗(yàn)的目的是通過(guò)實(shí)驗(yàn)鞏固、加深對(duì)基本理論的理解，培養(yǎng)學(xué)生理論聯(lián)系實(shí)際的能力，提高學(xué)生動(dòng)手能力、設(shè)計(jì)能力、分析問(wèn)題與解決問(wèn)題的能力、創(chuàng)新實(shí)踐的能力[4]。

因此，在數(shù)字電子實(shí)驗(yàn)教學(xué)中，鼓勵(lì)學(xué)生多用幾種方法進(jìn)行電路實(shí)驗(yàn)將具有重要的意義。本文通過(guò)三人表決電路，詳細(xì)介紹了組合邏輯電路分析和設(shè)計(jì)的方法，這些方法對(duì)其他數(shù)字邏輯電路的分析和設(shè)計(jì)具有一定的指導(dǎo)作用。

1 三人表決電路及其邏輯表達(dá)式

三人表決電路遵循少數(shù)服從多數(shù)的原則，是一種代表投票表決的裝置[4]。用3個(gè)開(kāi)關(guān)作為表決電路的3個(gè)輸入變量，輸入邏輯“1”時(shí),表示表決者“贊同”；輸入邏輯“0”時(shí)，表示表決者“不贊同”。 輸出變量為表決的通過(guò)或不通過(guò)，輸出邏輯“1”時(shí)，表示表決“通過(guò)”；輸出邏輯“0”時(shí)，表示表決“不通過(guò)”。當(dāng)表決電路的3個(gè)輸入變量中有2個(gè)以上(含2個(gè))為“1”時(shí)，則表決電路輸出為“1”，否則為“0”。 三人表決電路的真值表如表1所示。

表1 三人表決邏輯電路真值表

由真值表可寫(xiě)出三人表決電路的輸出標(biāo)準(zhǔn)邏輯表達(dá)式：

(1)

2 小規(guī)模集成門(mén)電路實(shí)現(xiàn)三人表決

使用小規(guī)模集成門(mén)電路實(shí)現(xiàn)時(shí)，首先,對(duì)標(biāo)準(zhǔn)邏輯表達(dá)式進(jìn)行化簡(jiǎn)，得到最簡(jiǎn)邏輯表達(dá)式，即邏輯表達(dá)式中相加的乘積項(xiàng)最少、每個(gè)乘積項(xiàng)的因子最少；然后,將最簡(jiǎn)邏輯表達(dá)式變換為與給定門(mén)電路相對(duì)應(yīng)的形式[5-7]。用邏輯代數(shù)或卡諾圖化簡(jiǎn)得到三人表決最簡(jiǎn)邏輯表達(dá)式為：

Y=AB+AC+BC

(2)

用3個(gè)雙輸入與門(mén)(1片74HC08)和一個(gè)三輸入或門(mén)(1片74HC4075)[8]可實(shí)現(xiàn)三人表決，如圖1(a)所示。

如果要求采用與非門(mén)實(shí)現(xiàn)，利用反演定理將式(2)變換為：

(3)

用3個(gè)雙輸入與非門(mén)(1片74HC00)和1個(gè)三輸入與非門(mén)(1片74HC10)[8]可實(shí)現(xiàn)，如圖1(b)所示。

如果要求用1片雙輸入與非門(mén)74HC00和1片三輸入與或非門(mén)74HC51[8]實(shí)現(xiàn)，則將式(2)變換為下式，電路圖如圖1(c)所示。

(4)

圖1 小規(guī)模集成門(mén)電路實(shí)現(xiàn)三人表決

三種實(shí)現(xiàn)方法中, 前兩種門(mén)電路的個(gè)數(shù)都是4個(gè)，成本差不多，第三種用了8個(gè)門(mén)電路，成本要高一些。

3 中規(guī)模集成電路實(shí)現(xiàn)三人表決

3.1 用譯碼器實(shí)現(xiàn)

譯碼器是一類(lèi)多輸入、多輸出組合邏輯器件，n變量二進(jìn)制譯碼器具有2n個(gè)輸出變量，恰為n變量的最小項(xiàng)。任何組合邏輯電路都可用最小項(xiàng)之和的標(biāo)準(zhǔn)形式表示，因此，可用n變量二進(jìn)制譯碼器和必要的門(mén)電路實(shí)現(xiàn)n輸入變量邏輯電路。3～8線譯碼器74HC138輸出低電平有效[8]，用譯碼器74HC138 和“與非”門(mén)可以實(shí)現(xiàn)三人表決電路。74HC138 譯碼器輸出的邏輯表達(dá)式為：

(5)

確定譯碼器的地址變量，令A(yù)=A，B=B，C=C，則變換式(1)可得：

(6)

用譯碼器74HC138實(shí)現(xiàn)三人表決電路如圖2所示。

圖2 用74HC138 譯碼器實(shí)現(xiàn)三人表決電路

3.2 用數(shù)據(jù)選擇器實(shí)現(xiàn)

數(shù)據(jù)選擇器的輸出端具有標(biāo)準(zhǔn)“與或”的形式。n選1數(shù)據(jù)選擇器在選擇輸入控制下，從n個(gè)數(shù)據(jù)中選擇某個(gè)數(shù)據(jù)送到輸出端。采用n選1數(shù)據(jù)選擇器可以實(shí)現(xiàn)任何輸入變量數(shù)不大于n+1的組合邏輯電路。三人表決電路可選用4選1或者8選1數(shù)據(jù)選擇器實(shí)現(xiàn)。

74HC153是一個(gè)雙4選1數(shù)據(jù)選擇器[8]，其輸出邏輯表達(dá)式為：

(7)

74HC153實(shí)現(xiàn)三人表決電路時(shí)，令A(yù)=A，B=B，變換式(1)為式(7)的形式，求得輸入數(shù)據(jù)C0=0，C1=C2=C，C3=1，邏輯電路如圖3(a) 所示。

74HC151是一個(gè)8選1數(shù)據(jù)選擇器[8]，其輸出邏輯表達(dá)式為：

(8)

選用74HC151實(shí)現(xiàn)三人表決邏輯功能時(shí)，令A(yù)=A，B=B，C=C，根據(jù)標(biāo)準(zhǔn)邏輯表達(dá)式(1)可求得輸入數(shù)據(jù)D0=D1=D2=D4=0，D3=D5=D6=D7=1，邏輯電路如圖3(b)所示 。

圖3 用數(shù)據(jù)選擇器實(shí)現(xiàn)三人表決電路

3.3 用加法器實(shí)現(xiàn)

加法器是產(chǎn)生數(shù)和的裝置，分為半加器和全加器。若加數(shù)、被加數(shù)與低位的進(jìn)位為輸入，和數(shù)與進(jìn)位為輸出則為全加器。74LS283是超前進(jìn)位四位二進(jìn)制全加器[8]，即所有各位的進(jìn)位直接從最低位進(jìn)位CIN產(chǎn)生。定義變量：

(9)

那么,74LS283的輸出邏輯表達(dá)式為：

(10)

顯然，令A(yù)0=A，B0=B，CIN=C，則S1即為三人表決輸出Y。邏輯電路如圖4所示。

圖4 用加法器74LS283實(shí)現(xiàn)三人表決電路

4 ROM和PLA實(shí)現(xiàn)三人表決

只讀存儲(chǔ)器ROM和可編程邏輯陣列PLA都屬于組合邏輯電路，都有一個(gè)與陣列和一個(gè)或陣列，但PLA的與陣列和或陣列都是可編程的，而ROM中與陣列是固定連接，只有或陣列可編程。

ROM 中的與陣列是一個(gè)產(chǎn)生2n個(gè)輸出的譯碼器，即產(chǎn)生2n個(gè)最小項(xiàng)(與陣列的輸出mi)。用ROM實(shí)現(xiàn)組合邏輯電路時(shí)，首先，將邏輯表達(dá)式表示成最小項(xiàng)之和的形式；然后，把邏輯表達(dá)式的輸入作為ROM的輸入；最后，根據(jù)要實(shí)現(xiàn)的邏輯表達(dá)式對(duì)ROM的或陣列進(jìn)行編程，畫(huà)出相應(yīng)的陣列圖。用ROM實(shí)現(xiàn)三人表決的陣列圖如圖5(a)所示。

圖5 用ROM和PLA實(shí)現(xiàn)三人表決電路

用PLA實(shí)現(xiàn)組合邏輯電路的方法與用ROM實(shí)現(xiàn)非常相似。兩者的區(qū)別在于，用ROM實(shí)現(xiàn)是基于最小項(xiàng)表達(dá)式，而用PLA實(shí)現(xiàn)是基于最簡(jiǎn)與或表達(dá)式，所以用PLA實(shí)現(xiàn)組合邏輯比用ROM實(shí)現(xiàn)更簡(jiǎn)單、靈活、經(jīng)濟(jì)。首先，將邏輯表達(dá)式化簡(jiǎn)為最簡(jiǎn)與或表達(dá)式；然后，根據(jù)最簡(jiǎn)表達(dá)式中的不同與項(xiàng)以及各與項(xiàng)之和分別對(duì)PLA的與陣列和或陣列進(jìn)行編程，畫(huà)出陣列圖。用PLA實(shí)現(xiàn)三人表決如圖5(b)所示。

5 結(jié)束語(yǔ)

組合邏輯電路設(shè)計(jì)中，首先，根據(jù)給出的實(shí)際問(wèn)題建立輸入、輸出變量，列出所有可能的輸入、輸出狀態(tài)，即真值表；然后，根據(jù)真值表寫(xiě)出輸入、輸出的標(biāo)準(zhǔn)邏輯表達(dá)式，用邏輯代數(shù)或卡諾圖根據(jù)設(shè)計(jì)要求化簡(jiǎn)、變換邏輯表達(dá)式；最后，根據(jù)化簡(jiǎn)、變換的邏輯表達(dá)式采用標(biāo)準(zhǔn)器件實(shí)現(xiàn)邏輯電路，力求所用器件數(shù)、器件的種類(lèi)、器件之間的連線均最少。

組合邏輯電路的輸入、輸出變量較少時(shí)，常常采用中小規(guī)模集成門(mén)電路實(shí)現(xiàn)，設(shè)計(jì)靈活,電路成本低，設(shè)計(jì)時(shí)應(yīng)以減少集成電路的數(shù)量為目標(biāo),充分利用集成電路中的門(mén),減少電路中信號(hào)通過(guò)門(mén)的級(jí)數(shù)而減少信號(hào)延時(shí),提高工作速度。組合邏輯電路較復(fù)雜時(shí)，常采用中規(guī)模集成電路設(shè)計(jì)，成本低、體積小、功耗低、速度快、可靠性強(qiáng),但受中規(guī)模集成電路功能限制，靈活性不如門(mén)電路。當(dāng)最小項(xiàng)數(shù)目較大時(shí)，采用只讀存儲(chǔ)器ROM或可編程邏輯陣列PLA實(shí)現(xiàn)比較合適。

[1]閻石.數(shù)字電子技術(shù)基礎(chǔ)[M].5版.北京:高等教育出版社,2006.

[2]鄧元慶,關(guān)宇,賈鵬.數(shù)字設(shè)計(jì)基礎(chǔ)與應(yīng)用[M].北京:清華大學(xué)出版社,2010.

[3]康華光,鄒壽彬,秦臻.電子技術(shù)基礎(chǔ)(數(shù)字部分)[M].5版.北京:高等教育出版社,2006.

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[5]陳立萬(wàn).數(shù)字邏輯電路設(shè)計(jì)方法探討[J].四川師范大學(xué)學(xué)報(bào)：自然科學(xué)版，2000,23(6):656-658.

[6]林濤.一位全加器電路實(shí)現(xiàn)方法探討[J].電氣電子教學(xué)學(xué)報(bào),2010,32(B10):223-226.

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[8]劉暢生.通用數(shù)字集成電路簡(jiǎn)明速查手冊(cè)[M].北京：人民郵電出版社,2011.

Study on Designing Methods of the Combinational Logic Experimental Circuit

YAN Quna,b, HAN Shoumeia, MU Chunmeia, LI Qinga

(a. School of Automation and Electrical Engineering; b. Key Laboratory of Advanced Control of Iron and Steel Process (Ministry of Education), University of Science and Technology Beijing, Beijing 100083, China)

The details of three people voting circuit are discussed. Six different experiment circuits for three people voting experimental circuit are designed, based on small scale integrated gate circuit, middle scale integrated gate circuit and read-only memory, programmable logic array, respectively. Steps and methods of designing combinational logic circuit are summarized, which can be used for reference when design other digital logic circuit.

combinational logic; logic expression; logic circuit; three people voting circuit

2013-12-25；修改日期: 2014-02-12

閻 群(1970-)，女，博士研究生，講師，主要從事電動(dòng)汽車(chē)與新能源控制系統(tǒng)，智能控制等科研與教學(xué)工作。

TN710.5

A

10.3969/j.issn.1672-4550.2015.01.007