摘 要： 太陽射電觀測系統(tǒng)提出信號頻段跨度大、觀測頻點多且頻率及頻點帶寬可變、高精度多通道信號時間同步等要求。在此研究并采用奈奎斯特中頻采樣、多通道并行數(shù)字正交解調、濾波抽取得到數(shù)字基帶信號。給出適合高倍率抽取的級聯(lián)高效濾波器結構和易于工程使用的CIC濾波器幅度補償方法。采用可編程延遲器實現(xiàn)系統(tǒng)高精度時間同步要求。完成了基于FPGA的硬件編程與硬件資源評估，使用線性調頻信號作為測試信號在評估板上進行實際測試。結果表明在不同工作模式下，400 MHz帶寬信號在脈沖重復時間內可被濾波抽取輸出16路帶寬可變的窄帶正交基帶信號，通帶幅度平坦度、相位正交度等指標符合系統(tǒng)要求。最后討論了硬件資源使用情況和潛在的性能升級空間。

關鍵詞： 多通道觀測系統(tǒng)； 數(shù)字接收機； 數(shù)字正交解調； 現(xiàn)場可編程門陣列

中圖分類號： TN957.52?34 文獻標識碼： A 文章編號： 1004?373X（2015）07?0052?06

0 引 言

射電觀測是人類研究天體的一個十分重要的手段。射電輻射能反映輻射體的重要特性和形狀，不同波段的無線電波能反映出不同的特性和狀態(tài)[1]。近幾十年來，一些發(fā)達國家相繼建立了自己的射電觀測設施，廣泛開展了射電觀測活動，發(fā)展迅速，取得了一系列重要研究成果。我國射電觀測活動開展較晚，但具有后發(fā)優(yōu)勢，采用當今最新的天線、無線電、模擬及數(shù)字信號處理技術，可建立功能更先進的射電觀測設施[2]。本文主要研究了太陽射電信號數(shù)字接收處理方法。

1 系統(tǒng)組成及功能要求

射電觀測系統(tǒng)采用綜合孔徑成像技術，通過若干在地面呈線型、星型或雙螺旋分布的天線陣列接收太陽輻射，然后對多通道信號做互相關并積分得到復可見函數(shù)，最后通過傅里葉反變換得到輻射源亮度分布。射電觀測系統(tǒng)通常工作在厘米波段（2～15 GHz）和分米波段（0.4～2 GHz）兩個波段。本文討論分米波段（0.4～2 GHz）觀測系統(tǒng)由60臺天線呈線性分布構成的干涉陣列，60通道信號接收處理機，以及系統(tǒng)相關處理與控制終端等組成，以高空間和高頻率分辨率對太陽進行射電成像觀測。

圖1為分米波段太陽射電觀測系統(tǒng)框圖，系統(tǒng)主要由天線、模擬前端、數(shù)字接收和數(shù)據處理幾部分組成。系統(tǒng)工作時，天線跟蹤太陽并接收來自太陽的射電信號，經過電光轉換由光纖傳送到信號接收與預處理分機[3]，變換為所需帶寬的數(shù)字信號后傳送至相關處理分機做相關成像處理。由于所觀測信號帶寬較大，若同時完成60臺天線信號之間復相關運算，所需運算量和相應的設備量巨大，為了降低實現(xiàn)難度和成本，采用分時分子頻段觀測方式。

圖1 分米波段日像儀系統(tǒng)組成框圖

為獲得良好的相關觀測結果，系統(tǒng)要求觀測時間間隔小，觀測頻點及帶寬模式可選，各通道觀測數(shù)據在時間上嚴格同步。結合目前電子技術和實現(xiàn)難度綜合考慮，系統(tǒng)主要技術性能要求如下：一次全頻段觀測時間為100 ms，采用8 b，1 GHz模/數(shù)轉換精度和速率；共劃分為4個子觀測帶頻段，每個子觀測帶頻段帶寬為400 MHz，觀測時長3 ms；每個子觀測帶內設16個觀測頻點且中心頻率可變，帶寬在2 MHz，4 MHz，6 MHz，8 MHz，10 MHz模式之間可切換；各通道信號時延補償范圍為0～10 μs，補償精度不大于1 ns，精度越高對相關運算越有利；系統(tǒng)工作模式切換響應時間小于5 ms。

2 數(shù)字接收處理分機

2.1 數(shù)字接收處理分機功能及組成

數(shù)字接收分機完成60通道中頻信號（50～450 MHz）的模/數(shù)轉換、數(shù)字帶通濾波、數(shù)字正交解調、2 b量化及同步延遲等處理任務，得到每通道64個頻點的復相關數(shù)據。復相關數(shù)據及相應的功率信息經格式化處理后送相關處理模塊進行相關處理，并將相關處理結果送數(shù)據記錄單元。數(shù)字接收分機的組成框圖如圖2所示。

同步控制模塊以基準頻率源的時鐘信號及定時器的定時信號為基準，產生數(shù)據接收陣列60通道數(shù)據采集通道同步工作所需的采樣時鐘、采樣起始信號及同步信號等，保證60通道數(shù)據采集通道的相位一致性。數(shù)字接收陣列的功能是完成來自模擬接收陣列的60通道信號的模/數(shù)轉換、數(shù)字帶通濾波、數(shù)字正交解調、2 b量化及延遲調整等處理。

圖2 數(shù)字接收分機組成框圖

數(shù)字接收陣列由15個數(shù)字接收模塊構成，每個數(shù)字接收模塊完成4個通道中頻模擬信號數(shù)據采集。為了減少器件數(shù)量，采用Atmel公司生產的雙ADC的模/數(shù)轉換芯片AT84AD001B；采用一片高性能的FPGA來實現(xiàn)兩個接收通道的信號數(shù)字接收處理功能，這樣一個數(shù)字接收模塊有2片A/D轉換芯片和FPGA芯片。4個接收通道的復相關數(shù)據及功率信息和通道號、時間標志等輔助信息打成一個格式化的相關數(shù)據包，以串行LVDS接口形式發(fā)送給相關處理模塊。此外還有半雙工的串行監(jiān)控定時接口，主控計算機將延遲調整、矯正相位及各種濾波器參數(shù)等系統(tǒng)控制參數(shù)發(fā)送給各個數(shù)字接收模塊；接收來自各個數(shù)字接收模塊的監(jiān)測信息，監(jiān)控各模塊的工作狀態(tài)。

2.2 基于FPGA的數(shù)字接收分機實現(xiàn)

圖3為基于FPGA的射電觀測系統(tǒng)數(shù)字接收與處理模塊。主要完成功能為：400 MHz帶寬信號經過16個多模式混頻濾波抽取單元處理，變?yōu)殚g隔25 MHz的16個采樣子頻帶信號，2 b量化后送入復相關處理模塊進行相關成像運算；在系統(tǒng)監(jiān)控模塊控制下，調整粗延遲和精確延遲時間，確保60通道信號采樣時刻嚴格同步。

2.2.1 A/D轉換接口與緩存

由子觀測帶觀測時間長度為3 ms和采樣速率為1 GHz，可知每個子觀測帶信號數(shù)據量為3 Mb。目前FPGA片內存儲容量較小，需要采用外置DDR?SDRAM存儲器緩存數(shù)據。400 MHz帶寬中頻信號經過AT84AD001B芯片模/數(shù)轉換，輸出到FPGA為解復用后的2路500 Mb信號。經過FPGA內置Select I/O接口模塊串/并轉換將速率進一步降為4路并行的250 Mb數(shù)字信號寫入片外SDRAM緩存。

2.2.2 混頻

從400 MHz帶寬信號中提取16個窄帶信號過程為：將所需頻帶信號經過混頻搬移到0中心頻率，經過低通濾波濾除其他頻率分量，根據信號帶寬抽取到相應采樣率即可。從片外緩存讀取數(shù)據給16路混頻濾波單元。系統(tǒng)要求每路子觀測頻帶中心頻率在一定范圍內可變，為方便實現(xiàn)，在一個子觀測頻帶內選擇5個整數(shù)頻率作為可選本振頻率，如第一個子觀測頻帶內為55 MHz，60 MHz，65 MHz，70 MHz，75 MHz。這樣每個本振信號為不超過200個周期的數(shù)字序列，可預先存儲在片內，混頻時循環(huán)讀取即可。

2.2.3 濾波抽取

每個觀測子頻帶頻點信號要求在2 MHz，4 MHz，6 MHz，8 MHz，10 MHz五種帶寬之間選擇，不同帶寬對應不同采樣率，是一個多速率信號處理過程。例如2 MHz基帶I，Q信號采樣率需要從1 Gb/s經過500倍降采樣到2 Mb/s。這樣如果采用FIR低通濾波器實現(xiàn)，通帶相對帶寬僅為0.002，滿足通帶阻帶性能要求的濾波器階數(shù)將達上千階，濾波效率低且實現(xiàn)困難。文獻[4]提出的高效濾波結構只是減小了計算量，降低了對器件處理速度的要求，并沒有大幅度減小高倍抽取情況下硬件資源使用量。高倍數(shù)、多速率信號抽取插值采用級聯(lián)積分梳狀（CIC）濾波器實現(xiàn)，可節(jié)省硬件資源[5?6]，CIC濾波器結構如圖4所示。

CIC抽取濾波器是一種基于零極點相抵消的FIR濾波器，由積分算子和梳狀算子兩部分組成，其傳遞函數(shù)如式（1）所示，頻率響應如式（2）所示。

[H（z）=HNIHNC=（1-z-RM）N（1-z-1）N] （1）

[H（z）=sin（πMf）sin（πfR）N] （2）

式中：[N]為濾波器積分梳狀算子級聯(lián)個數(shù)；[R]為抽取率；[M]為差分延遲；[f]為相對于抽取后信號采樣率的歸一化頻率。

CIC濾波器的特點是實現(xiàn)結構簡單，只需延遲和加減運算，硬件實現(xiàn)容易、資源占用少。但其缺點是通帶平坦度差，高頻衰減大，阻帶衰減小且下降緩慢[7]。本文根據射電觀測系統(tǒng)工作特點和參數(shù)要求，同時考慮到節(jié)省硬件資源消耗、實現(xiàn)難度等因素，采用兩級濾波抽取方法完成高倍多抽樣率數(shù)據處理。第一級使用CIC濾波器，針對不同帶寬模式進行高倍可變倍數(shù)低精度濾波抽取，第二級使用常規(guī)FIR濾波器，進行低倍數(shù)高精度濾波抽取，并對第一級一定范圍內的帶內衰減進行補償。這樣有用信號頻譜處在CIC濾波器通帶低頻頻段，相對幅度衰減失真較小，且受到抽取導致的頻譜混疊干擾影響也較小，CIC抽取濾波器頻率響應混疊如圖5所示。

圖5所示為一個抽取率10倍、1個單位延遲、3個算子級聯(lián)的CIC抽取濾波器頻率響應混疊示意圖。10倍抽取后0～0.1π（歸一化頻率）主瓣信號將擴展至0～π，主瓣后的旁瓣將依次正反混疊到主瓣頻段內。假設第二級抽取率為5倍，則最終所要得到的有用信號頻段為0～0.02π，即箭頭所示第1頻段，第3頻段將混疊到第2頻段上，第4，5頻段混疊到第1頻段上。這樣相對于有用信號頻段，第4，5頻段信號為混疊干擾信號，從圖中可以看出其最大幅度約為-60 dB，滿足衰減要求。

圖5 CIC抽取濾波器頻率響應混疊示意圖

兩級濾波抽取優(yōu)勢是：CIC濾波器通帶低頻端幅度衰減小，且受到抽取后頻譜混疊干擾小；第二級FIR濾波器濾除無用頻段信號后，抽取即可得到有用信號。在抽取率比較小時，常規(guī)FIR濾波器只需較小的階數(shù)即可獲得較好的頻率響應特性，一定程度上彌補了前級CIC濾波器的缺點。CIC濾波器低頻端幅度衰減失真已有許多級聯(lián)濾波器補償方式，如銳化濾波器、余弦補償濾波等方法，需要經過計算構造所需響應濾波器系數(shù)或需要單獨級聯(lián)補償濾波器，還可能引起阻帶衰減起伏[7?10]。本文提出一種更為簡單直接的方法，根據第一級CIC濾波器有用信號頻段內衰減曲線，直接對第二級濾波抽取FIR濾波器相應頻段頻率響應進行補償，傅里葉逆變換后取實部，得到補償后的FIR濾波器時域系數(shù)。由于舍去了虛部，帶來了一定的相位非線性誤差，經過仿真分析，在10 dB補償幅度范圍內，相位誤差值不大于[10-7]度，可以忽略不計。由式（3）可得頻域補償系數(shù)：

[C（f）=1HCIC（f），f≤fc1，f>fc] （3）

式中[fc]為通帶截止頻率。

FIR濾波器頻率響應為：

[HFIRC（f）=DFT（hFIR（n））] （4）

補償后FIR濾波器頻率響應為：

[HFIRC（f）=C（f）HFIR（f）] （5）

經過逆傅氏變換并取實部可得補償后時域FIR濾波器系數(shù)為：

[hFIRC（n）=realIDFT（HFIRC（f））] （6）

圖6為補償前后CIC、FIR濾波器和兩級濾波器合成通帶頻率響應曲線仿真結果。CIC濾波器參數(shù)分別為[R=10，M=2，N=3，]FIR濾波器使用131階凱塞窗函數(shù)，截止頻率為[π2。]對應的CIC濾波器中截止頻率為0.05π，最大衰減約為-12 dB。未補償?shù)膬杉墳V波器通帶總頻率響應衰減比較嚴重，補償后基本實現(xiàn)了通帶無明顯衰減。

圖6 CIC抽取濾波器頻率響應混疊示意圖

射電觀測系統(tǒng)每個子觀測帶頻率要求5種工作帶寬2 MHz，4 MHz，6 MHz，8 MHz，10 MHz，中頻A/D轉換速率為1 GHz，對應的基帶I、Q信號抽取率分別為500，250，166，125，100倍，將高倍抽取放在第一級CIC濾波抽取完成，對應抽取率為100，50，33，25，20倍。第二級為FIR固定倍數(shù)濾波抽取，考慮到濾波器過渡帶寬度等影響將抽取率由5改為4，即1.25倍的過采樣率，這樣最終總抽取率變?yōu)?00，200，132，100，80倍。Xilin?FPGA?ISE設計工具中提供了CIC和FIR濾波器IP核生成器，可生成參數(shù)可調、可變倍數(shù)的CIC濾波器和FIR濾波器模塊。CIC濾波器參數(shù)中M，N參數(shù)越大，阻帶衰減越快，但通帶不平坦度也越嚴重，經過仿真分析權衡，選取M=2，N=3。FIR濾波器階數(shù)越高，性能越好，但耗費資源也越大，需要經過綜合仿真分析確定。最終濾波抽取結果存入片內FIFO緩存，以統(tǒng)一速率傳輸至相關處理模塊。

2.2.4 60通道采樣信號時間同步

來自60部天線的信號，由于天線位置排列地點差異，導致太陽輻射傳播和信號傳輸總距離不同，觀測起始時刻模擬信號到達每個模/數(shù)轉換器的時間不同步，這樣每通道信號都需要做相應延時，使得信號在時間上盡可能精確對齊，以利于實時復相關處理。系統(tǒng)要求具有10 μs總延時和不大于1 ns延時精度。本文給出的同步方法分兩步完成： 60個接收通道在同一絕對時刻開始采樣，數(shù)據存入DDR?SDRAM緩存。信號采樣時鐘為1 GHz，即每個采樣數(shù)據對應的時間間隔為1 ns，讀取數(shù)據時，每個通道按照各自的延時長度計算出對應時刻數(shù)據地址，從這個地址開始讀出數(shù)據混頻濾波，這樣實現(xiàn)了1 ns精度同步。如最大時延為10 μs，則對應舍棄前10 kb采樣數(shù)據。通過可編程時鐘延時芯片對采樣時鐘精確延時控制，可進一步提高延時調整精度。MC100EP196芯片最高輸入時鐘1.2 GHz，步進精度為10 ps，可在0～10 ns范圍內精確控制時鐘延時。A/D芯片復位，采樣起始信號等和模/數(shù)轉換相關信號也需要同時同精確延時，以保證信號之間時序同步?？蛇x擇兩種方式確定每通道信號延時量：一種是系統(tǒng)初始化時，將每通道延時數(shù)據加載到FPGA中系統(tǒng)工作參數(shù)及模式控制寄存器中，根據這些參數(shù)來控制相關模塊工作，保證各通道數(shù)據在時間上精確同步；另一種是每次測量間隔由系統(tǒng)總控制模塊實時傳輸延時數(shù)據來控制時間同步，兩種模式可根據系統(tǒng)需要隨時切換。

3 仿真結果

采用Xilinx公司最新的Virtex?5高性能FPGA芯片XC5VLX155T為硬件實現(xiàn)平臺進行仿真驗證[9]。

圖7為第6通道I路信號混頻與20×4=80倍濾波抽取Modelsim仿真時序圖。選擇主時鐘頻率為200 MHz，在15 ms內完成3 Mb數(shù)據處理量?；祛l乘法器直接調用FPGA內部集成的DSP48E數(shù)字信號處理單元完成[10]。第一級CIC濾波時鐘同樣為200 MHz，抽取率根據系統(tǒng)模式要求在20～100倍之間可變，同樣輸出數(shù)據周期相應改變。后續(xù)FIR濾波器抽取率為固定4倍抽取，工作時鐘為200 MHz，輸入數(shù)據速率選擇CIC最大輸出速率10 Mb/s，以便向下兼容8 Mb/s，6 Mb/s，4 Mb/s，2 Mb/s等更低輸入速率。FIR工作時鐘為輸入速率為20倍，這樣用于乘法運算的DSP48E內核可以充分時分復用，結合4倍抽取和濾波器系數(shù)對稱等因素，一個DSP48E最大可實現(xiàn)151階濾波運算。由于增加了輔助邏輯單元，限制了最大可執(zhí)行速度，仿真結果表明不高于300 MHz，且需要占用1個Block?RAM（36×18 b）存儲單元。使用CIC濾波器輸出的RDY信號作為FIR濾波器輸入ND使能信號，表示輸入數(shù)據有效。

圖7 Modelsim仿真時序圖

圖8為帶寬400 MHz的線性調頻信號疊加高斯白噪聲作為仿真測試信號處理結果仿真圖，通道中心頻率為215 MHz、經過100×4=400倍抽取后獲得帶寬2 MHz信號，驗證了方案的可行性，滿足系統(tǒng)設計要求。

表1為主要硬件資源使用量，可以看出完成20～100倍可變倍數(shù)抽取的CIC濾波器資源占用量相對值較小、效率較高。FIR濾波器資源使用量相對適中，資源瓶頸是用于片內FIFO的Block?RAM，使用率最高，是芯片選型的主要考慮因素。仿真中實際需要FIFO最大容量為37.5K×2 b，由于生成FIFO的IP core工具只能選擇2的整倍次冪，即只能選擇65 536容量，每個FIFO占用了4個Block?RAM容量，每個子觀測時間段可由3 ms延長至5 ms。如果增大抽取倍數(shù)，即不留過采樣余量，則每個FIFO只需2個Block?RAM?？傮w分析可得出結論，如果選用資源量更大的Xilinx Vertex?5芯片或改變相應硬件工作參數(shù)、實現(xiàn)方式等因素，具有如下性能提升空間：單片F(xiàn)PGA具有同時觀測400 MHz帶寬內100個窄帶頻段信號潛力；通過增加本振存儲數(shù)量，窄帶觀測頻段中心頻率可以固定間隔步進或增加DDS模塊，產生任意頻率本振信號；通過模式控制信號，可實時切換觀測帶寬、觀測頻段數(shù)等參數(shù)。

圖8 仿真信號處理過程

表1 主要硬件資源使用量

[資源

項目＼混頻＼CIC＼FIR＼FIFO＼其他＼資源使用合計＼總資

源量＼百分比

/%＼Slices＼-＼7 232＼4 096＼6 784＼763＼18 875＼97 280＼19＼LUTs＼-＼5 824＼3 904＼4 768＼582＼15 078＼97 280＼16＼BRAMs＼8＼＼32＼128＼2＼162＼212＼76＼DSP48E＼32＼＼32＼＼-＼64＼128＼50＼DCM＼1＼-＼1＼1＼2＼5＼12＼41＼]

4 結 語

射電觀測系統(tǒng)要求采樣頻段寬，觀測頻點多且頻率可變，帶寬變化模式多且較窄，導致混頻后濾波抽取因子變化范圍達到100～400倍。本文研究了基于FPGA的模/數(shù)轉換、高速緩存、混頻、CIC與FIR級聯(lián)抽取濾波等數(shù)字接收處理實現(xiàn)方法，滿足系統(tǒng)功能和性能指標要求。提出一種簡易的CIC濾波器補償方法。采用可編程時鐘延遲器件實現(xiàn)10 ps步進精度的時間同步性能。通過硬件編程仿真和實際開發(fā)板測試，驗證了上述數(shù)字接收處理方法，硬件實現(xiàn)瓶頸為FPGA內部用于FIFO的存儲資源，最后討論了潛在的性能升級能力。

參考文獻

[1] YAN Yi?hua， ZHANG Jian， HUANG Guang?li. On the Chinese spectral radioheliograph （CSRH） project in cm? and dm?wave range [C]// 2004 Asia?Pacific Radio Science Conference. Qingdao， China： [s.n.]， 2004： 391?392.

[2] GARY D E， KELLER C U. Solar and space weather radiophysics： current status and future developments [M]. Berlin： Springer Publishing Company， 2004：54?61.

[3] 吳潤澤，王宏祥，紀越峰，等.太陽射電頻譜日像儀光纖傳輸技術分析與性能測試[J].天文研究與技術，2006，3（2）：183?190.

[4] 高志成，肖先賜.寬帶數(shù)字下變頻的一種高效實現(xiàn)結構[J].電子與信息學報，2001，23（3）：255?260.

[5] SUN Hong?wei， CHEN Jin?shu. A down?sample design under special condition in high?speed all?digital system [C]// Second International Symposium on Intelligent Information Technology Application （IITA apos 08）. Shanghai， China： [s.n.]， 2008， 3： 269?273.

[6] ABU?AL?SAUD W A， STUBER G L. Modified CIC filter for sample rate conversion in software radio systems [J]. IEEE Signal Processing Letters， 2003， 10（5）： 152?154.

[7] DONADIO M. Lost knowledge refound： sharpened FIR filters [J]. IEEE Signal Processing Magazine， 2003， 20（5）： 61?63.

[8] DOLECEK G J， MITRA S K. Simple method for compensation of CIC decimation filter [J]. Electronics Letters， 2008， 44（19）： 1162?1163.

[9] DOLECEK G J，CARMONA J D.A new cascaded modified CIC： cosine decimation filter [C]// IEEE International Symposium on Circuits and Systems. [S.l.]： IEEE， 2005，4： 23?26.

[10] KWENTUS A Y， JIANG Z， WILLSON A N Jr. Application of filter sharpening to cascaded integrator ?comb decimation filters [J]. IEEE Transactions on Signal Processing， 1997， 45（2）： 457?467.

[11] Xilinx Inc. Xilinx Virtex?5 data sheet [R]. San Jose， CA，USA： Xilinx， 2008.

[12] Xilinx Inc. Xilinx Virtex?5 Virtex?5 FPGA Xtreme DSP design considerations user guide [M]. San Jose， CA， USA： Xilinx， 2009： 72?73.