陳林軍，涂亞慶，劉 鵬，沈艷林

(后勤工程學(xué)院 后勤信息與軍事物流工程系，重慶401311)

0 引 言

線性調(diào)頻連續(xù)波(linear frequency modulated continuous wave，LFMCW)雷達(dá)測(cè)距系統(tǒng)具有精度高、適用范圍廣、工作電壓低和安全性高等優(yōu)點(diǎn)，在化工、冶金和油氣儲(chǔ)運(yùn)行業(yè)有廣泛應(yīng)用［1］。在理論研究方面，LFMCW 雷達(dá)測(cè)距問(wèn)題實(shí)質(zhì)是中頻信號(hào)的頻率估計(jì)問(wèn)題，文獻(xiàn)［2 ～6］提出了多種高精度頻率估計(jì)方法，由于實(shí)驗(yàn)條件限制，目前很多計(jì)算復(fù)雜的方法只實(shí)現(xiàn)了離線驗(yàn)證。在信號(hào)處理系統(tǒng)方面，雷達(dá)測(cè)距系統(tǒng)一般采用基于單片機(jī)、數(shù)字信號(hào)處理器(DSP)或現(xiàn)場(chǎng)可編程門陣列(FPGA)的方案。但是，單片機(jī)的軟硬件資源有限，難以實(shí)現(xiàn)復(fù)雜算法［7］;DSP 具有很強(qiáng)的浮點(diǎn)運(yùn)算能力，但不能夠并行運(yùn)行程序且外設(shè)驅(qū)動(dòng)能力不如FPGA［8］;FPGA 外設(shè)驅(qū)動(dòng)能力強(qiáng)，資源豐富，且程序高速并行運(yùn)行，但是其實(shí)現(xiàn)浮點(diǎn)運(yùn)算相當(dāng)復(fù)雜［2］，給測(cè)距算法的嵌入增加了難度。

本文充分利用DSP 和FPGA 各自的優(yōu)勢(shì)，設(shè)計(jì)了基于DSP+FPGA 的LFMCW 雷達(dá)測(cè)距信號(hào)處理系統(tǒng)，實(shí)驗(yàn)驗(yàn)證表明:系統(tǒng)能夠滿足所提方法對(duì)硬件資源的需求，為高精度頻率估計(jì)方法提供了在線實(shí)驗(yàn)驗(yàn)證手段，為實(shí)現(xiàn)高精度連續(xù)雷達(dá)波測(cè)距系統(tǒng)打下了堅(jiān)實(shí)基礎(chǔ)。

1 LFMCW 雷達(dá)測(cè)距原理及其信號(hào)處理系統(tǒng)方案

LFMCW 雷達(dá)測(cè)距原理為:信號(hào)處理系統(tǒng)輸出調(diào)制電壓，驅(qū)動(dòng)VCO(壓控振蕩器)產(chǎn)生線性調(diào)頻的正弦信號(hào)作為天線發(fā)射信號(hào)，發(fā)射信號(hào)和回波信號(hào)經(jīng)過(guò)混頻器處理后得到中頻信號(hào)，測(cè)量中頻信號(hào)的頻率進(jìn)而得到距離信息。

信號(hào)處理系統(tǒng)是LFMCW 雷達(dá)測(cè)距裝置的核心，其設(shè)計(jì)方案如圖1 所示。系統(tǒng)以FPGA 和DSP 為核心，F(xiàn)PGA主要負(fù)責(zé)A/D 轉(zhuǎn)換器、D/A 轉(zhuǎn)換器和LCD 的控制，DSP 主要用于實(shí)現(xiàn)測(cè)距的數(shù)字信號(hào)處理算法和系統(tǒng)與上位機(jī)的通信。

圖1 信號(hào)處理系統(tǒng)硬件結(jié)構(gòu)Fig 1 Hardware structure of signal processing system

電源模塊為整個(gè)信號(hào)處理系統(tǒng)供電，表1 列出了設(shè)計(jì)中使用的主要芯片的型號(hào)及其供電要求。表1 中包含5 種幅度的直流電壓，此外，D/A 轉(zhuǎn)換電路后的運(yùn)放電路供電為9 V，因此，電源模塊采用9 V 電源供電，通過(guò)電源芯片降壓后得到其它芯片的供電電壓。

表1 主要芯片型號(hào)Tab 1 Types of main chips

2 FPGA 控制模塊設(shè)計(jì)

信號(hào)處理系統(tǒng)的FPGA 控制模塊主要分為三個(gè)部分:數(shù)據(jù)采集模塊、調(diào)制波形產(chǎn)生模塊和結(jié)果顯示模塊，圖2 是整個(gè)FPGA 控制模塊的塊狀圖(引腳略)。

圖2 中共有3 個(gè)不同時(shí)鐘信號(hào)，分別是A/D 轉(zhuǎn)換時(shí)鐘clk_ad，D/A 轉(zhuǎn)換時(shí)鐘clk_da 和FPGA 內(nèi)部邏輯時(shí)鐘clk，它們都是通過(guò)FPGA 內(nèi)部鎖相環(huán)分頻得到。

2.1 數(shù)據(jù)采集模塊

數(shù)據(jù)采集模塊主要器件是A/D 轉(zhuǎn)換器，其工作過(guò)程由時(shí)鐘信號(hào)進(jìn)行控制，AD 從時(shí)鐘信號(hào)有效到輸出轉(zhuǎn)換結(jié)果要經(jīng)過(guò)13 個(gè)時(shí)鐘周期的延遲，每個(gè)時(shí)鐘周期輸出一個(gè)16 位的數(shù)據(jù)，F(xiàn)PGA 通過(guò)通用IO 口采集AD 的輸出結(jié)果。

數(shù)據(jù)采集模塊實(shí)現(xiàn)的是存儲(chǔ)A/D 轉(zhuǎn)換結(jié)果并將數(shù)據(jù)傳送給DSP 進(jìn)行處理的功能。如圖2(a)所示，該模塊主要由一個(gè)異步FIFO 和一個(gè)FIFO 控制邏輯構(gòu)成。數(shù)據(jù)從AD 到FIFO 的傳輸過(guò)程由FIFO 控制邏輯進(jìn)行控制，而數(shù)據(jù)從FIFO 到DSP 的傳輸過(guò)程則由DSP 的讀操作進(jìn)行控制。

圖2 FPGA 控制模塊塊狀圖Fig 2 Block diagram of FPGA control module

2.2 調(diào)制信號(hào)產(chǎn)生模塊

調(diào)制信號(hào)產(chǎn)生模塊實(shí)現(xiàn)數(shù)字頻率合成器(DDS)功能，即生成并輸出數(shù)字鋸齒波信號(hào)，利用D/A 轉(zhuǎn)換器將數(shù)字鋸齒波信號(hào)轉(zhuǎn)換成模擬鋸齒波信號(hào)，經(jīng)過(guò)放大濾波后作為VCO 的輸入掃頻電壓。

如圖2(b)所示，該模塊主要由三個(gè)部分組成:累加器、D 觸發(fā)器和ROM 存儲(chǔ)器。累加器輸入的常數(shù)值決定累加器的溢出周期T，其計(jì)算公式如式(1)所示

其中，N，fda，C 分別為累加器的數(shù)據(jù)寬度，clk_da 的頻率和累加常數(shù)值。該模塊的ROM 存儲(chǔ)器中保存的是一個(gè)周期的鋸齒波波形，由于VCO 調(diào)頻存在非線性，使用經(jīng)過(guò)非線性校正后的波形能夠有效減小調(diào)頻非線性對(duì)雷達(dá)測(cè)距精度的影響。

2.3 結(jié)果顯示模塊

結(jié)果顯示模塊實(shí)現(xiàn)結(jié)果可視化功能，該模塊接收DSP處理得到的距離信息并將距離信息輸出顯示到LCD 屏。如圖2(c)所示，結(jié)果顯示模塊有三部分組成:FIFO 控制邏輯、異步FIFO 和LCD 控制邏輯。與數(shù)據(jù)采集模塊中的FIFO 控制邏輯相似，結(jié)果顯示模塊中的FIFO 控制邏輯也起著協(xié)調(diào)DSP 和FIFO 的作用。當(dāng)DSP 處理完采樣信號(hào)，得到距離信息后，DSP 對(duì)FIFO 進(jìn)行寫操作，數(shù)據(jù)傳輸完畢后，F(xiàn)IFO 控制邏輯將FIFO 讀使能置1，數(shù)據(jù)由FIFO 讀出到LCD 控制邏輯。LCD 通過(guò)內(nèi)部邏輯逐位將距離信息顯示到LCD 屏。

3 DSP 程序設(shè)計(jì)

3.1 程序流程

DSP 是信號(hào)處理的核心，主要實(shí)現(xiàn)數(shù)據(jù)的讀取、處理和輸出功能。DSP 程序流程如圖3 所示，主要分為系統(tǒng)初始化、雙核通信、信號(hào)處理算法實(shí)現(xiàn)和結(jié)果輸出等環(huán)節(jié)，其中，雙核通信和信號(hào)處理算法實(shí)現(xiàn)環(huán)節(jié)在中斷程序中實(shí)現(xiàn)。

圖3 DSP 程序流程Fig 3 Flow chart of DSP program

系統(tǒng)開(kāi)始工作后，首先進(jìn)行系統(tǒng)初始化，然后系統(tǒng)等待觸發(fā)中斷程序。在中斷程序中，DSP 完成與FPGA 的通信和信號(hào)處理。DSP 收到FPGA 發(fā)出的讀取數(shù)據(jù)的中斷請(qǐng)求后，控制FPGA 停止緩存數(shù)據(jù)并通過(guò)XINTF 外部接口讀取FPGA 內(nèi)部FIFO 緩存的數(shù)據(jù)，數(shù)據(jù)讀取完畢后控制FPGA 繼續(xù)緩存;然后DSP 通過(guò)嵌入的信號(hào)處理算法計(jì)算出距離信息，最后將距離信息寫入到FPGA 的FIFO 中，同時(shí)，也可以通過(guò)RS—232 將距離信息發(fā)送到上位機(jī)進(jìn)行顯示。

3.2 算法實(shí)現(xiàn)

本文采用基于相位匹配法的測(cè)距算法，該算法理論精度高，誤差接近克拉美羅下限(CRLB)。該算法的核心是利用相位匹配法估計(jì)角頻率ω，如式(2)所示［6］

其中，λ 和ω 分別表示自相關(guān)信號(hào)、自相關(guān)信號(hào)長(zhǎng)度和利用PHD 法［9，10］計(jì)算自相關(guān)信號(hào)角頻率。

基于相位匹配法的測(cè)距算法中運(yùn)用了大量的加法和乘法運(yùn)算，其中包含很多重復(fù)計(jì)算，例如:k 每變化一次，kω1需計(jì)算6 次，cos kω1計(jì)算2 次，sin kω1計(jì)算4 次。為提高運(yùn)算速度，盡量減少重復(fù)計(jì)算，本文采用中間變量保存kω1，cos kω1和sin kω1的計(jì)算結(jié)果。在存儲(chǔ)空間分配上，由于只有計(jì)算λ(k)時(shí)會(huì)調(diào)用原始采樣數(shù)據(jù)，因此，將cos kω1和sin kω1的結(jié)果保存在原始采樣數(shù)據(jù)所在的存儲(chǔ)空間。

4 實(shí)驗(yàn)驗(yàn)證與分析

為驗(yàn)證信號(hào)處理系統(tǒng)的效果，設(shè)計(jì)了利用信號(hào)發(fā)生器的加噪正弦信號(hào)模擬雷達(dá)中頻信號(hào)的實(shí)驗(yàn)，調(diào)制波形通過(guò)示波器進(jìn)行觀察測(cè)量。

實(shí)驗(yàn)中，設(shè)置N=32，fda=50 MHz，C=8 590，通過(guò)示波器觀察調(diào)制電壓的輸出，得到周期為10 ms 的穩(wěn)定鋸齒波。由此可知，調(diào)制信號(hào)產(chǎn)生模塊設(shè)計(jì)正確，工作正常。在雷達(dá)系統(tǒng)應(yīng)用中，可以根據(jù)不同的VCO 的電調(diào)特性改變ROM中的波形數(shù)據(jù)，與不同的雷達(dá)前端配套使用。

設(shè)實(shí)驗(yàn)?zāi)M的雷達(dá)前端的調(diào)頻帶寬為1 GHz，調(diào)頻周期為10 ms，噪聲電平設(shè)置為50%(可調(diào)節(jié)的最大值，其對(duì)應(yīng)SNR=13.86 dB)，則實(shí)驗(yàn)中信號(hào)發(fā)生器輸出的5 組正弦波的參數(shù)及其對(duì)應(yīng)的理論距離和實(shí)測(cè)距離如表2 所示，其中實(shí)測(cè)距離為5 次測(cè)量的平均值。

由表2 可知，本文設(shè)計(jì)的信號(hào)處理系統(tǒng)能夠?qū)崿F(xiàn)中頻信號(hào)采集、數(shù)據(jù)處理和結(jié)果顯示的功能，說(shuō)明數(shù)據(jù)采集模塊、結(jié)果顯示模塊和信號(hào)處理系統(tǒng)硬件和軟件設(shè)計(jì)正確。對(duì)于信號(hào)發(fā)生器產(chǎn)生的加噪單頻正弦信號(hào)模擬測(cè)距實(shí)驗(yàn)，測(cè)量精度達(dá)到了1 mm，驗(yàn)證了基于相位匹配法的測(cè)距算法的測(cè)距效果。

表2 實(shí)驗(yàn)結(jié)果Tab 2 Experimental results

5 結(jié) 論

本文設(shè)計(jì)了以DSP+FPGA 雙核架構(gòu)的雷達(dá)信號(hào)處理系統(tǒng)，完成了硬件系統(tǒng)的搭建和軟件系統(tǒng)設(shè)計(jì)，實(shí)現(xiàn)了基于相位匹配法的測(cè)距方法，并進(jìn)行了實(shí)驗(yàn)驗(yàn)證。

實(shí)驗(yàn)結(jié)果表明:基于DSP+FPGA 的LFMCW 雷達(dá)測(cè)距信號(hào)處理系統(tǒng)板上資源豐富，外設(shè)驅(qū)動(dòng)能力強(qiáng)，能和多種不同雷達(dá)前端結(jié)合使用;運(yùn)算能力強(qiáng)，適用于復(fù)雜測(cè)距算法驗(yàn)證且硬件對(duì)算法造成的精度損失小;相位匹配法用于測(cè)距精度高且便于在DSP+FPGA 架構(gòu)的信號(hào)處理系統(tǒng)中實(shí)現(xiàn)。

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