楊騰蛟，史建業(yè)，丁 尚，葉凌云

(浙江大學 生物醫(yī)學工程與儀器學院，浙江 杭州310027)

0 引 言

激光雷達具有視野寬、分辨率高、觀測實時性好等優(yōu)勢，光電傳感器將激光雷達脈沖回波轉換為電脈沖。為了能最大程度地提取波形信息，建立被測目標的物理模型，需要對光電傳感器產(chǎn)生的窄脈沖電信號進行高精度采樣，為后續(xù)的目標回波識別打下基礎。

目前，對于光電傳感器窄脈沖信號的采集方案主要有光信號時間展寬、峰值保持、高速并行采樣等技術。2012 年，盛桂珍等人通過門控峰值保持電路實現(xiàn)10～20 ns的電脈沖信號采集處理［1］;2013 年，李嘉鴻等人運用8 片500 MSPS 模/數(shù)轉換芯片，設計出分辨率12 位，采樣率為4 GSPS的并行采樣系統(tǒng)，應對8 ns 的傳感器窄脈沖信號采集［2］;2010 年，李玉生等人運用光信號時間展寬技術與高速并行采樣技術，實現(xiàn)高達16 GSPS 的實時采樣率，能夠對4 ns 窄脈沖信號進行實時采樣［3］。

峰值保持技術難以再現(xiàn)窄脈沖信號的細節(jié)，光信號時間展寬技術會使光信號產(chǎn)生一定失真。本文設計系統(tǒng)選用雪崩型光電傳感器為前端，制定分辨率12 位，采樣率8 GSPS的并行高速采樣系統(tǒng)為設計目標，提出8×1 GSPS 的8 通道時間并行交錯(time interleaved ADC，TIADC)信號采集方案，并利用數(shù)字補償手段對TIADC 系統(tǒng)的采樣通道進行校正。

1 激光雷達回波信號采集系統(tǒng)設計

激光雷達窄脈沖回波經(jīng)過光學帶通濾波器濾除掉光信號雜波，進入光電傳感器轉換為電信號，前端信號調理電路對該信號進行放大或衰減，以滿足后續(xù)處理電路輸入要求。功分電路負責將單端信號轉換成多路差分信號輸出，輸入到各個采樣通道。低抖動多相時鐘發(fā)生器結合PCB 延時線建立系統(tǒng)時鐘網(wǎng)絡，保證采樣通道間時鐘相位差固定。高速緩存負責將高速數(shù)據(jù)流實時并行存儲，實現(xiàn)信號重構與數(shù)字校正，將完整的數(shù)字波形輸出。整個激光雷達窄脈沖回波采集系統(tǒng)如圖1 所示。

圖1 光電傳感器窄脈沖采集系統(tǒng)Fig 1 Photoelectric sensor narrow pulse acquisition system

1.1 光電傳感器選型

針對4 ns 脈寬，1 064 nm 波長的激光脈沖回波信號響應目標，本系統(tǒng)采用Thorlabs 公司的光電傳感器APD310，其內部的主要光敏原件是雪崩型二極管，具備靈敏度高、暗電流小、線性度好等特點，各項指標均優(yōu)于光電二極管與光電倍增管［4］。APD310 能夠快速響應1 GHz 帶寬的激光脈沖信號，其電脈沖輸出具備連續(xù)的增益調節(jié)能力，免除后續(xù)設計前端信號調理電路的必要。前端帶有光學帶通濾波器，對850～1650 nm 波長范圍內的激光有較好的響應能力，在1 064 nm 波長處，量子效率為40%。APD310 將SiAPD與低噪聲的GaAs 場效應前置放大器相結合組成一體化光電傳感器，探測靈敏度達到3×10－10W，非常適合窄脈沖激光測量。

1.2 并行采樣設計

APD310 轉換后的電脈沖信號，首先經(jīng)過功分器轉換成4 路單端信號，再通過傳輸線變壓器(Balun)實現(xiàn)單端信號轉差分信號。運用雙傳輸線變壓器串聯(lián)方式來減輕相位失衡與幅度失衡對信號的影響。最后4 路差分信號通過差分T 型匹配節(jié)實現(xiàn)8 路分配，差分T 型匹配節(jié)模型如圖2所示。

圖2 差分T 型匹配節(jié)Fig 2 Differential T type matching section

8 路差分信號分別輸入4 片雙通道1 GSPS 采樣率12 位分辨率的A/D 轉換芯片ADC12D1000RF。該芯片擁有I 通道與Q 通道，可以工作在片內并行采樣模式，將單片采樣率提升為2 GSPS。系統(tǒng)硬件上以菊花鏈的方式組織4 片A/D 轉換芯片，軟件上通過配置一片A/D 轉換芯片為主模式，其他A/D 轉換芯片為從模式，實現(xiàn)多片A/D 轉換芯片自同步。參考時鐘(RCLK)從主A/D 轉換輸出去控制從A/D 轉換數(shù)據(jù)時鐘的相位，使得TIADC 系統(tǒng)中每一片A/D 轉換芯片的數(shù)據(jù)輸出都能與數(shù)據(jù)時鐘對齊。多相時鐘產(chǎn)生電路輸出4 個相位相差45°的1 GHz 時鐘，分別作為4 個A/D 轉換芯片采樣時鐘，每一片A/D 轉換芯片將獲得的采樣時鐘一路送入I 通道，另一路反相后送入Q 通道。單片A/D 轉換后端產(chǎn)生2 通道1GHz 并行12 位LVDS 數(shù)據(jù)，通過DEMUX 方式擴展為2 通道500 MHz 并行24 位LVDS 數(shù)據(jù)，即4 路12 位的并行LVDS 數(shù)據(jù)。系統(tǒng)采用Virtex5 FPGA 接收并緩存，4 片A/D 轉換芯片分別由4 片F(xiàn)PGA 管理，每片F(xiàn)PGA 同時管理4 片16 位寬250 MHz DDRII芯片顆粒，保證數(shù)據(jù)流傳輸通道無瓶頸，實現(xiàn)采樣數(shù)據(jù)實時存儲。板上實時數(shù)據(jù)存儲深度高達1G 采樣點。并行采樣設計方案如圖3 所示。

圖3 并行采樣設計方案Fig 3 Parallel sampling design scheme

1.3 低抖動時鐘網(wǎng)絡設計方案

時鐘網(wǎng)絡核心芯片選取TI 的LMK04828B，支持JESD204B 時鐘規(guī)范，擁有業(yè)界最低的時鐘抖動性能，在帶寬12 kHz～20 MHz 內僅有88 fs 的RMS 抖動。LMK04828B支持雙鎖相環(huán)設計，系統(tǒng)中第一級鎖相環(huán)輸入信號為恒溫晶振(OCXO)的10 MHz 穩(wěn)定時鐘與壓控晶振(VCXO)的100 MHz 不穩(wěn)定時鐘，第一級鎖相環(huán)(PLL1)實現(xiàn)時鐘的初步倍頻，將100 MHz 時鐘相位鎖定到10 MHz 時鐘相位上，為第二級鎖相環(huán)(PLL2)參考輸入端提供相位噪聲極低的高頻時鐘源。第二級鎖相環(huán)將芯片內部壓控振蕩器(VCO)產(chǎn)生的3 GHz 時鐘與100 MHz 穩(wěn)定時鐘鎖相，最后將相位穩(wěn)定的3 GHz 時鐘三分頻輸出，獲得系統(tǒng)1 GHz 目標采樣時鐘。LMK04828B 具備輸出14 路差分時鐘的能力，選取片內同一時鐘樹下4 路ADCLK 差分時鐘作為系統(tǒng)4 片A/D 轉換芯片的時鐘輸入，選取一路FCLK 差分時鐘作系統(tǒng)4 片F(xiàn)PGA 共用的同相位時鐘。低抖動時鐘網(wǎng)絡設計方案如圖4 所示。

圖4 低抖動時鐘網(wǎng)絡設計方案Fig 4 Design scheme of low jitter clock network

其中RCLK 是相鄰采樣通道數(shù)據(jù)輸出的參考時鐘，DCLK 是A/D 轉換芯片與FPGA 同步的數(shù)據(jù)時鐘，LF 是環(huán)路濾波器。

相鄰采樣通道之間的固定相位差主要由采樣時鐘PCB延時線控制，時鐘芯片內部提供可編程延時功能，但是受溫度影響存在較大漂移，而且只能精確到10 ps 級，線性度不如PCB 延時線。對于固定微帶線幾何模型，PCB 走線延時僅為介電常數(shù)εr而非走線維度的函數(shù)［5］。當給定PCB 基板并給定εr條件下，不同阻抗線路的傳播延遲常數(shù)是固定的。本文設計的并行采樣系統(tǒng)具有8 通道，1 GHz 采樣時鐘頻率，依據(jù)并行交錯采樣原理，需要設計相鄰通道間隔125 ps固定相位差，結合微帶線PCB 走線延時公式［6］(1)可以計算出相鄰通道采樣時鐘延時線的長度差

對于介電常數(shù)為4.0 的PCB 微帶線，需要設計相鄰通道采樣時鐘延時線長度差為0.919 in(1in=25.4 mm)。

2 信號采集通道時間失配校正方案

由于通道之間采樣時鐘相位控制偏差，導致采樣時間的非均勻，這是并行高速采樣中最重要的誤差來源。時間失配意味著相鄰采樣點的采樣時鐘相位不是等間隔，會引入有規(guī)律的噪聲頻譜。本節(jié)通過后端數(shù)字校正手段來補償時間失配誤差。

在通道數(shù)為M 的TIADC 系統(tǒng)中，輸入信號頻率為f0的理想單音信號x(t)=ejω0t到TIADC 系統(tǒng)中。TIADC 系統(tǒng)的采樣頻率為fs，相鄰通道間的采樣周期為Ts，每個通道的采樣周期為MTs。利用該TIADC 系統(tǒng)對輸入信號x(t)進行采樣，得到各個通道的采樣數(shù)據(jù)xi(n)，i=0，1，...，M－1，對拼接還原為單音信號的采樣序列x(n)進行FFT。FFT結果中，在頻率為ifs/M±f0處取值FAi，該值由時間通道失配產(chǎn)生的［7］。對FAi進行IFFT，得出M 個復數(shù)IAi。抽取復數(shù)序列IAi相角獲得時間誤差Δti。設Δti=riTs，ri為第i通道的時間誤差與取樣周期的比值，由于取樣周期遠大于時間誤差，ri為分數(shù)。

時域變化值為ri，對應頻域變化值為ejωri，并且經(jīng)過該濾波器濾波后信號的幅值不能發(fā)生變化。基于此，需要設計一種頻響為e－jωri的全通濾波器對時域的分數(shù)延時實時補償。通過高速示波器精確測量各通道的采樣時鐘誤差，據(jù)此就可以得到每一通道相應的全通濾波器ri值，但該濾波器無法直接在數(shù)字型器件FPGA 中實現(xiàn)。從物理可實現(xiàn)性角度出發(fā)，采用I 階FIR 濾波器逼近目標，則傳遞函數(shù)為

ri＜1，目標濾波器實際是一個分數(shù)延時濾波器。由于電子器件存在老化、溫度變化等因素的影響，分數(shù)延時濾波器的系數(shù)具有不確定性。用多項式來逼近每一個分數(shù)延時濾波器的系數(shù)，將I 階濾波器進一步分解成I 個p+1 階子濾波器，如式(3)所示

3 仿真與實驗驗證

3.1 farrow 級聯(lián)分數(shù)濾波器仿真與實驗驗證

系統(tǒng)設計的4 階farrow 濾波器與級聯(lián)仿真結構如圖5所示。其中，Vi(i=0，1，2，3)為直接型FIR 濾波器。

圖5 四階farrow 濾波器與farrow 濾波器級聯(lián)仿真Fig 5 Fourth order farrow filter and farrow filter cascaded simulation

在simulink 中將4 個4 階farrow 結構濾波器級聯(lián)仿真，仿真條件:F(n)信號周期T=600 s，F(xiàn)(n)信號采樣周期Ts=10 s，每個周期內60 個采樣點，輸入分數(shù)延時0.5Ts=5 s，得到仿真結果如圖6 所示。圖7 是系統(tǒng)輸入498 MHz標準正弦波的條件下，引入farrow 分數(shù)延時濾波器補償前后系統(tǒng)頻譜圖，在表1 中列出了分數(shù)延時補償前后系統(tǒng)性能參數(shù)比較。

圖6 分數(shù)延時補償效果Fig 6 Fraction delay compensation effect

圖7 分數(shù)延時補償前后系統(tǒng)頻譜圖Fig 7 System spectrum before and after fraction delay compensation

表1 分數(shù)延時補償前后系統(tǒng)性能比較Tab 1 System performance comparison before and after fraction delay compensation

3.2 激光窄脈沖回波采集實驗驗證

激光雷達樣機驗證階段，系統(tǒng)采用MPL—III—1064 型脈沖激光器作為激光雷達激光源，產(chǎn)生1 064 nm 波長，4 ns 脈寬的激光脈沖。將激光打向平面墻體，激光雷達窄脈沖采集系統(tǒng)捕獲如圖8 所示脈沖回波，在4 ns 的有效脈寬內捕獲了32 個采樣點。

圖8 4 ns 激光脈沖回波實時采樣Fig 8 4 nanosecond laser pulse echo real-time sampling

4 結 論

針對激光雷達窄脈沖回波信號的檢測與采集，本文設計并實現(xiàn)了一種解決方案，引入差分T 型匹配節(jié)、多片A/D 轉換芯片自同步、級聯(lián)型farrow 分數(shù)延時濾波器等手段，幫助8GSPS 并行采樣系統(tǒng)的最終實現(xiàn)。仿真與實驗結果表明:經(jīng)過數(shù)字補償后，該系統(tǒng)可以實現(xiàn)對4 ns 激光雷達窄脈沖回波信號的實時采樣，在498 MHz 標準正弦波輸入下，系統(tǒng)信噪比可以達到56.3 dB。

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