許孟杰 劉文臣 劉 云

(1.武漢數(shù)字工程研究所 武漢 430074)(2.大連船舶重工集團有限公司 大連 116000)

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基于FPGA的AD采樣設(shè)計*

許孟杰1劉文臣2劉 云1

(1.武漢數(shù)字工程研究所 武漢 430074)(2.大連船舶重工集團有限公司 大連 116000)

隨著現(xiàn)代通信技術(shù)的發(fā)展,AD信號的實時采樣和有效處理在數(shù)字化信號接收機的設(shè)計中起到重要作用[1]。提出了一種基于FPGA的AD采樣設(shè)計,給出了同步采樣時鐘設(shè)計方案及FPGA對AD7656的相關(guān)配置方法,并對采樣數(shù)據(jù)進行了正弦載波調(diào)制和低通濾波處理,最終在Matlab中顯示處理后的數(shù)據(jù),結(jié)果顯示該設(shè)計方案簡單有效,通用性較強。

FPGA; AD7656; AD采樣; Matlab仿真

Class Number TP336

1 引言

隨著電子技術(shù)的發(fā)展,嵌入式系統(tǒng)結(jié)構(gòu)的復(fù)雜化,現(xiàn)代工業(yè)生產(chǎn)和科學(xué)研究越來越青睞簡單高效的數(shù)據(jù)采集系統(tǒng)。在本研究中,多通道AD7656采樣芯片實現(xiàn)對模擬信號的轉(zhuǎn)換,該芯片最高采樣率250KHz;FPGA提供邏輯控制,雖然以傳統(tǒng)的DSP或單片機作為CPU的AD采樣系統(tǒng)控制簡單,但它們不適合完成對復(fù)雜的外圍電路的邏輯控制,而且軟件運行速度較低,而FPGA的電路設(shè)計易于軟件仿真,節(jié)約開發(fā)成本和周期,可同時進行采樣控制和信號的處理[2]。FPGA接收ADC采樣后的高速數(shù)據(jù)流存入FIFO緩存,同時讀取FIFO內(nèi)數(shù)據(jù)進行正交變換和低通濾波,最后輸出濾波數(shù)據(jù)給外圍信號處理機。

在設(shè)計研究初期,很難有實際硬件環(huán)境供調(diào)試分析,所以采用MODELSIM與Matlab聯(lián)調(diào)的方式,分析原始數(shù)據(jù)和FPGA輸出信號的幅值和頻率特性。

2 系統(tǒng)硬件整體設(shè)計

AD采樣控制的核心部分采用Xilinx公司的XC7A200T-FBG676[3]型FPGA實現(xiàn)對直接數(shù)字頻率合成器AD9851和采樣芯片AD7656的配置。整個系統(tǒng)的硬件結(jié)構(gòu)如圖1所示。

由于AD7656芯片對模擬電壓的轉(zhuǎn)換范圍為以內(nèi),所以用于采樣的6路模擬信號進入AD7656之前需要低通射隨處理,模擬信號通過AD8512來完成電壓射隨后,經(jīng)過一個RC網(wǎng)絡(luò)低通濾波處理才送入到AD7656的輸入端,以一路模擬信號為例,相應(yīng)的低通濾波電路[4]如圖2所示,在本設(shè)計中有六路相同的低通濾波電路。

圖1 系統(tǒng)的硬件結(jié)構(gòu)

圖2 低通濾波電路

FPGA配置AD7656控制端口CONVSTA、CONVSTB、CONVSTC及/CS執(zhí)行模數(shù)轉(zhuǎn)換過程,數(shù)字信號從三個端口din0～din2輸出,每個端口均可進行獨立配置是否啟動轉(zhuǎn)換,一次轉(zhuǎn)換結(jié)束輸出兩路16bit串行數(shù)據(jù),采樣后的串行數(shù)字信號進入FPGA先轉(zhuǎn)為并行數(shù)據(jù)存儲于FIFO緩存,再進行正交變換和濾波處理,最后輸出給后續(xù)信號處理機。CLK5610輸出兩路時鐘信號,一路40MHz的時鐘輸入到FPGA作為系統(tǒng)時鐘源,用作FPGA內(nèi)部IP核時鐘驅(qū)動;一路時鐘作為AD9851的參考時鐘輸入,AD9851在FPGA的配置下通過內(nèi)部比較器轉(zhuǎn)化為標(biāo)準(zhǔn)方波再輸出給FPGA,該時鐘信號穩(wěn)定度高,可在線編程,被作為AD7656采樣時鐘源和FPGA讀采樣數(shù)據(jù)的時鐘。

3 FPGA模塊化設(shè)計

3.1 AD7656控制設(shè)計

AD7656芯片可工作在3路串行模式和16位并行模式下,串行工作模式與并行工作模式由管腳SER/PAR、DB0/SELA、DB1/SELB、DB2/SELC共同決定,具體如表1所示[5]。

表1 AD7656的工作方式

其中16位并行模式下,DB0/SELA、DB1/SELB,DB2/SELC為低三位的數(shù)據(jù)線。設(shè)置采樣芯片工作在3路串行輸出模式,在設(shè)計這些信號時,直接以+5V進行拉高,其中3路串行模式設(shè)計的時序如圖3所示,AD7656的一次轉(zhuǎn)化完成時間t=Tconv(模數(shù)轉(zhuǎn)化時間)+Tacq(串行輸出及其他時間)。根據(jù)AD7656芯片手冊上的要求,Tconv=3μs,Tacq(min)=550ns,Tquit(min)=150ns,已知AD7656采一幀數(shù)據(jù)計算出的最大采樣率為250KHz(4μs),在設(shè)計中設(shè)定其最大采樣率為200KHz(5μs),每完成一次轉(zhuǎn)換輸出32bit串行數(shù)據(jù),由150ns+32≥2μs,可得到最終基本上確定為18MHz,也即FPGA輸出給AD7656的采樣時鐘,該時鐘是由CLK5610輸出的一路參考時鐘經(jīng)由AD9851轉(zhuǎn)換,輸出穩(wěn)定度高的18Mhz的方波信號給FPGA,作為AD采樣的輸入時鐘源SCLK。

FPGA控制CONVST端口產(chǎn)生上升沿,并保持高電平,模數(shù)轉(zhuǎn)換開始,AD7656芯片BUSY引腳自動拉高表示繁忙狀態(tài),任何控制指令在BUSY為高電平期間無法被寫入,經(jīng)過大概3μs的轉(zhuǎn)換時間,FPGA讀取BUSY引腳狀態(tài)為低時,表示AD芯片內(nèi)部一次轉(zhuǎn)換結(jié)束,可以再次寫入控制指令,獲取輸出信號,此時FPGA將/CS拉低,通過采樣時鐘SCLK上升沿讀取32bit數(shù)字信號,FPGA計算32個SCLK時間結(jié)束將/CS拉高,讀數(shù)據(jù)結(jié)束,經(jīng)過采樣結(jié)束后的平穩(wěn)時間段后,CONVST產(chǎn)生下降沿,并保持低電平,一幀數(shù)據(jù)的轉(zhuǎn)換和讀取結(jié)束,之后等待FPGA配置CONVST產(chǎn)生上升沿,新的轉(zhuǎn)換重新開始。其中,AD7656芯片的三個CONVST端口均可獨立控制,32個時鐘狀態(tài)讀取的兩路16bit數(shù)據(jù),分別是AD芯片輸入端兩路模擬信號的轉(zhuǎn)換結(jié)果,讀取的數(shù)字信號存入FPGA的FIFO緩沖器,等待后續(xù)處理。

3.2 AD9851控制設(shè)計

由于FPGA在配置AD7656芯片和讀轉(zhuǎn)換數(shù)據(jù)過程中,對轉(zhuǎn)換時間和控制狀態(tài)有嚴(yán)格限制,所以需要性能穩(wěn)定的時鐘信號來滿足采樣時序要求[6]。AD9851主要提供具有較高精度頻率和相位的脈沖信號,CLK5610時鐘源輸入?yún)⒖紩r鐘,AD9851在FPGA的配置下,將參考時鐘轉(zhuǎn)換為采樣所需要的18Mhz穩(wěn)定時鐘,DATA0～DATA7是AD9851的8位并行方式數(shù)據(jù)接口,WCLK和FQ_UP為控制字寫入AD9851的控制信號接口,RESET為AD9851的復(fù)位信號接口。AD9851包括40位寄存器,其中32位作為頻率字,5位作為相位調(diào)節(jié)字,同時還有6倍頻乘法器使能和掉電功能。這些寄存器能夠以串行或并行方式載入,8位并行裝載控制字功能分配如表1[7]所示,FPGA通過對DATA0～DATA7端口數(shù)據(jù)的寫入來編程40位控制字,實現(xiàn)穩(wěn)定方波信號的輸出。

圖3 AD7656的工作時序圖

WordData[7]Data[6]Data[5]Data[4]Data[3]Data[2]Data[1]Data[0]W0Phase-b4(MSB)Phase-b3Phase-b2Phase-b1Phase-b0(LSB)Power-DownLogic0*6×REFCLKMultiplierEnableW1Freq-b31(MSB)Freq-b30Freq-b29Freq-b28Freq-b27Freq-b26Freq-b25Freq-b24W2Freq-b23Freq-b22Freq-b21Freq-b20Freq-b19Freq-b18Freq-b17Freq-b16W3Freq-b15Freq-b14Freq-b13Freq-b12Freq-b11Freq-b10Freq-b9Freq-b8W4Freq-b7Freq-b6Freq-b5Freq-b4Freq-b3Freq-b2Freq-b1Freq-b0(LSB)

輸出方波信號頻率與系統(tǒng)時鐘、頻率字的關(guān)系如式(1):

fout=(ΔPhase×系統(tǒng)時鐘)/232

(1)

其中ΔPhase是十進制表示的32bit頻率字,系統(tǒng)時鐘可以是直接輸入的參考時鐘,或者6倍頻的輸入時鐘,當(dāng)參考時鐘為180MHz的情況下,要求輸出18MHz的采樣時鐘,設(shè)定相位字為0,使能6倍頻,由上式計算得出,則FPGA對AD9851芯片寫入的40位控制字應(yīng)該如下:

W0=00000001

W1=10000000

W2=00000000

W3=00000000

3.3 FPGA內(nèi)部結(jié)構(gòu)設(shè)計

經(jīng)AD7656采樣出來的離散時間信號,在FPGA內(nèi)部進行正弦載波調(diào)制和濾波,再輸出給后續(xù)信號處理機,例如DSP的進一步處理。以一路16bit采樣數(shù)據(jù)為例,FPGA內(nèi)部具體數(shù)據(jù)流程如圖4所示。

圖4 FPGA內(nèi)部結(jié)構(gòu)圖

從AD7656讀取的16bit串行數(shù)據(jù)轉(zhuǎn)換為16bit并行信號存入到第一級FIFO中,第一級FIFO輸出16bit數(shù)據(jù)分別與和相乘,根據(jù)離散傅里葉變換的相關(guān)特性,時域相乘,在頻域?qū)崿F(xiàn)頻譜搬移,其中載波頻率的值由CORDIC核的輸入角度決定,由于采樣頻率為200KHz,設(shè)定CORDIC核輸入數(shù)據(jù)長度為N,若取載波頻率為,則輸入角度與及之間的關(guān)系如式(2)所示:

(2)

經(jīng)乘法器輸出的兩路16bit并行信號分別輸入到FIR編譯器進行卷積運算,輸出信號取高16位作為有效數(shù)據(jù)經(jīng)下一級FIFO緩存輸出給后續(xù)信號處理機處理。

設(shè)輸入到FPGA的原始離散時間信號中心頻率,經(jīng)過正弦信號的載波調(diào)制,頻譜搬移至頻段,用通帶截止頻率為的低通濾波器濾出低頻分量,為保證輸出信號不失真,應(yīng)該小于,否則輸出部分會出現(xiàn)新的頻率分量。如果設(shè)定載波頻率為20KHz,則對該FPGA內(nèi)部結(jié)構(gòu)的分析可以得出,該系統(tǒng)可以濾出20KHz左右頻率范圍內(nèi)的數(shù)據(jù),具體范圍視FIR濾波器通帶邊緣頻率而定。

4 Matlab聯(lián)調(diào)仿真分析

4.1 FPGA仿真分析

由于AD7656采樣頻率設(shè)置為200KHz,傳輸方式為串行輸出模式,每幀數(shù)據(jù)采集兩路共32bit信號,所以以18MHz的時鐘讀取16bit采樣數(shù)據(jù),讀入到FPGA中進行正交變換和濾波處理,利用仿真軟件MODELSIM輸出的仿真波形如圖5所示,控制端信號/CS、CONVST與采樣時鐘SCLK吻合AD7656時序要求。AD_BUSY端信號是仿真分析時輸入的激勵信號,AD_CONVST產(chǎn)生上升沿一段時間后,AD_BUSY產(chǎn)生約2968859ps的忙信號,約為3μs,等待一段時間,控制端AD_CS產(chǎn)生低電平,低電平保持時間約為1766592ps,由于讀采樣時鐘AD_SCKI為18MHz,可以計算出AD_CS保持低電平期間經(jīng)過的采樣時鐘個數(shù),即一幀數(shù)據(jù)的采樣個數(shù)為32,從讀采樣數(shù)據(jù)結(jié)束AD_CS變?yōu)楦唠娖降紸D_CONVST由低電平重新變?yōu)楦唠娖狡陂g經(jīng)過的時間約為1501603ps,大于AD采樣所需的最小保持時間,所以整個仿真時序滿足采樣需求。

圖5 PFGA仿真時序圖

由于MODELSIM仿真波形很難直觀看出輸入輸出數(shù)據(jù)之間的相關(guān)性,因此將輸出數(shù)據(jù)導(dǎo)出到Matlab中,分析幅頻特性。

4.2 MODELSIM與Matlab聯(lián)調(diào)測試濾波特性

設(shè)置輸入25KHz正弦信號與80KHz正弦信號疊加,假定80KHz信號為我們不希望有的雜波信號,模擬信號采樣頻率設(shè)置為200KHz,滿足奈奎斯特采樣定理[6],在Matlab中將采樣的離散時間信號轉(zhuǎn)化為16bit數(shù)據(jù)向量,存儲于.txt文件中,利用文件I/O系統(tǒng)[8]導(dǎo)入到MODELSIM仿真系統(tǒng)中作為激勵信號,該數(shù)字信號幅頻特性如圖6所示。

圖6 帶80kHz雜波的數(shù)字信號幅頻特性圖

圖7 載波調(diào)制后信號幅頻特性圖

通過在FPGA中配置CORDIC核輸入角度設(shè)置載波頻率為20KHz,輸入信號與載波信號時域相乘,頻域卷積,實現(xiàn)頻譜搬移,調(diào)制后的信號頻譜圖如圖7所示。

在FPGA中配置FIRCOMPILER核濾波特性,設(shè)置濾波器為低通濾波器,通帶邊沿頻率為8KHz,阻帶邊沿頻率為20KHz,輸入信號采樣頻率為200KHz,濾波器系數(shù)通過在Matlab中調(diào)用KAISERORD窗函數(shù)自動生成,通過上圖可以看出調(diào)制后的數(shù)字信號在8KHz以內(nèi)的低頻部分只有一個頻率分量,經(jīng)由配置好的FIR濾波器理論上可以將低頻分量取出,如圖8是我們在MODELSIM中仿真輸出的結(jié)果:

圖8 濾波輸出信號幅頻特性圖

濾波后的幅度特性圖有一段較長的平緩過渡帶,產(chǎn)生的原因可以通過對傳統(tǒng)單精度FIR濾波器卷積和定義分析,以及對輸出數(shù)據(jù)有效位的處理得出。卷積和定義式[9]如式(3)所示,a(n)表示濾波器系數(shù),寬度為20bit,x(n)表示輸入的離散時間信號,寬度為16bit,N等于濾波器階數(shù),研究中N配置為167,y(k)表示卷積和也就是濾波器的輸出值,輸出最大精度值的寬度為36,當(dāng)k較小時,輸出y(k)值只是少數(shù)濾波器系數(shù)和,不能完全反應(yīng)濾波器特性,且為了節(jié)約系統(tǒng)資源,在并不影響輸出數(shù)據(jù)整體特性的前提下,取y(k)高16bit作為有效位輸出,所以在輸出幅度特性中,k較小時,卷積和較小,取得高16bit位為0,所以幅度特性圖中有一段較長的零值曲線。

(3)

因此針對濾波器輸出數(shù)據(jù)特性,可以在FPGA中加入延時采樣輸出模塊,這樣可以避免讀取無效的濾波輸出部分。

5 結(jié)語

提出了基于FPGA的多通道AD采樣,針對采樣芯片AD7656,詳細(xì)描述了以FPGA作為控制器的采樣設(shè)計,分析了借助DDS芯片AD9851輸出穩(wěn)定時鐘信號的配置方案?？紤]到硬件調(diào)試的條件限制,采用MODELSIM與Matlab聯(lián)調(diào)的方式,在Matlab中生成理想的離散數(shù)字信號,寫入到MODELSIM作為系統(tǒng)采樣輸入激勵信號,FPGA仿真輸出的數(shù)據(jù)不能直觀顯示濾波效果,將其導(dǎo)出到Matlab中,對比輸入輸出信號的幅頻特性,分析濾波特性。實驗證明該設(shè)計方案數(shù)據(jù)處理有效,且調(diào)試靈活、簡單、通用性較強。

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Design of AD Sampling Based on FPGA

XU Mengjie1LIU Wencheng2LIU Yun1

(1. Wuhan Digital Engineering Institute, Wuhan 430074)(2. Dalian Shipbuilding Industry CD. Ltd, Dalian 116000)

Along with the development of the communication technology, Real-time AD Sampling and the effective processing play an important role in the design of digital signal receiver. A kind of AD Sampling based on FPGA is proposed, the design of the synchronous sampling clock and FPGA configuration method for the AD7656 is proposed, the sampling data are processed by sine carrier modulation and low-pass filtering. Finally, the processed data are shown in the Matlab. The experiment results show that the design is simple and effective, highly versatile.

FPGA, AD7656, AD sampling, Matlab simulation

2014年7月13日,

2014年8月27日

許孟杰,女,碩士研究生,研究方向:高性能信號處理。劉文臣,男,工程師,研究方向:壓力表計量。劉云,男,碩士,研究員,研究方向:并行計算機技術(shù)。

TP336

10.3969/j.issn1672-9730.2015.01.030