劉曉東，郝 彬，張 俊

(中國船舶重工集團公司第七○五研究所，陜西西安710075)

0 引言

隨著現(xiàn)代通信、衛(wèi)星、雷達和電子對抗等技術(shù)的飛快發(fā)展，現(xiàn)代電子測量對信號源頻率準確性和穩(wěn)定性的要求越來越高。頻率合成就是用一個高準確度和高穩(wěn)定度的標準頻率源做參考，通過對頻率進行加、減、乘、除運算，從而產(chǎn)生所需要的頻率信號。

頻率合成技術(shù)先后經(jīng)歷了直接模擬式(DASD)、間接鎖相式、直接數(shù)字式 (DDS)3個階段的發(fā)展。1971年，美國學者Tierney等第一次提出以全數(shù)學技術(shù)，從相位概念出發(fā)直接合成所需頻率信號的一種新的合成原理，簡稱為直接頻率成技術(shù) (DDS)。近年來，伴隨大規(guī)模集成電路制造工藝的發(fā)展，很大程度也促進了頻率合成技術(shù)的快速發(fā)展，使得DDS在相對帶寬、頻率轉(zhuǎn)換速率、相位連續(xù)性、頻率分辨率以及集成度等一系列技術(shù)指標上有了長足進步，目前AD、Stanford等公司的DDS芯片由于其在頻率合成和信號調(diào)制等方面的出色性能，應(yīng)用范圍已擴展到通信、儀器儀表、航空航天等電子應(yīng)用領(lǐng)域。

1 總體設(shè)計

在某大型仿真試驗中，因為D/A卡輸出采樣率的限制，D/A板卡本身無法輸出該試驗中所需頻率的信號，需要使用直接數(shù)字頻率合成技術(shù)來生成該系統(tǒng)所需信號。系統(tǒng)選用頻率合成芯片AD9854作為核心器件，由輸入輸出接口、數(shù)字信號隔離模塊、DDS信號生成模塊、程控衰減模塊、模擬信號隔離模塊5部分組成。系統(tǒng)組成如圖1所示。

圖1 DDS信號發(fā)生器組成框圖Fig.1 Diagram of DDSsignal source

數(shù)字信號隔離模塊用于對輸入的數(shù)字控制指令進行隔離處理，提高數(shù)據(jù)可靠性及保護后級的模塊安全性;DDS信號生成模塊根據(jù)用戶輸入生成相應(yīng)模擬信號;程控衰減模塊用于對DDS信號生成模塊產(chǎn)生的模擬信號進行幅度調(diào)整;模擬信號隔離模塊用于將衰減后的信號進行隔離處理。

2 系統(tǒng)實現(xiàn)

2.1 數(shù)字信號隔離模塊

數(shù)學隔離的方法主要有光耦隔離、磁隔離和變壓器隔離等。對隔離電壓非常高的應(yīng)用，因為一般的芯片和光耦實現(xiàn)不了，通常采用自制變壓器隔離。如果隔離數(shù)字信號的頻率小于100 kHz，可以選用光耦隔離，如果隔離數(shù)字信號的頻率大于200 kHz，則需要選用高速數(shù)學光耦，價格成本要高很多。本文選擇ADI公司的磁隔離芯片ADuM1400BRW，在性能和成本上都能較好滿足系統(tǒng)的設(shè)計需求，有效提高數(shù)據(jù)傳輸?shù)臏蚀_性以及抗干擾能力。ADuM1400BRW是基于ADI公司的iCoupler?技術(shù)的4通道數(shù)字隔離器，采用5V/3V供電，具有3V/5V電平轉(zhuǎn)換功能，隔離電壓最大560 V，傳播延時最小為20 ns，最大50 ns，典型值為32 ns，其電路原理圖如圖2所示。

圖2 ADuM1400BRW電路原理圖Fig.2 Principle diagram of ADuM1400BRW

2.2 DDS信號生成模塊

DDS技術(shù)是根據(jù)奈奎斯特定理取樣，從連續(xù)信號的相位出發(fā)，將一個正弦信號取樣、量化、編碼形成一個正弦函數(shù)表存在EPROM中。合成時，通過改變相位累加器的頻率控制字來改變相位增量。相位增量不同將導致一周期內(nèi)的取樣點數(shù)的不同，在取樣頻率不變的情況下，通過改變相位累加器的頻率控制字，將這種變化的相位除以幅值量化的數(shù)字信號，通過D/A轉(zhuǎn)換及低通濾波器即可得到合成的相位變化的模擬信號頻率。

本系統(tǒng)DDS信號生成模塊的核心部分采用Analog Device Inc.公司生產(chǎn)的AD9854，它的主要特點為:內(nèi)部高速、高性能的正交D/A轉(zhuǎn)換器和高速比較器實現(xiàn)數(shù)字合成的正交的I和Q路輸出。當輸入一準確的參考頻率，AD9854就產(chǎn)生一高穩(wěn)定的頻率、相位、幅度可編程的正弦和余弦信號。

DDS是一個信號波形的合成過程，是以標準參考振蕩源的固定時鐘作取樣時鐘，對所需頻率的信號進行相位取樣，合成信號的頻率不同，只反映了一個信號周期內(nèi)的相位取樣的數(shù)量不同。合成信號的穩(wěn)定度直接由參考源的相位噪聲決定，甚至還要低。合成信號的穩(wěn)定度理論上可達SYSCLK/224Hz，這是傳統(tǒng)方法難以實現(xiàn)的。由于無需相位反饋控制，因而頻率建立及切換快，并且與頻率分辨率、頻譜純度相互獨立。在AD9854芯片中，NCO的相位改變是線性過程，形成的信號具有良好的頻譜。此外，由于合成信號的頻率、相位、幅度均可由數(shù)字信號控制，所以可以通過預(yù)置相位累加器的初始值來精確控制合成信號的相位，非常易于實現(xiàn)靈活的高精度的數(shù)字調(diào)制，如AM、PSK、FSK、MSK等，而且容易實現(xiàn)高精度的正交調(diào)制。

1)AD9854配置接口設(shè)計

AD9854支持8位并行或串行SPI兩種配置方式。通常在配置AD9854時為節(jié)約資源等會使用串口配置，但串口配置的最高速度僅為10 MHz，而并口配置的最高速度可達100 MHz。如果采用串行模式，則并行數(shù)據(jù)路徑前方會有一個附加7位移位寄存器及其它支持電路，使用上會更加復雜。本系統(tǒng)為了提高系統(tǒng)的響應(yīng)時間，采用并行模式編程，從而使配置AD9854更加方便、處理更加實時化。

2)參考時鐘設(shè)計

基于本系統(tǒng)的同步性設(shè)計要求，所有DDS的REFCKL輸入之間的相位誤差必須達到最小。因為REFCLK邊緣之間的任何相位差異都會導致DDS輸出出現(xiàn)成比例的相位差異，因此在PCB布局中采用等長線從系統(tǒng)時鐘依次連接至4片AD9854的REFCLK。

I/O UPDATE CLOCK負責將I/O端口的內(nèi)容傳輸至編程寄存器，數(shù)據(jù)在編程寄存器中被激活，該時鐘既可以由DDS提供，也可以由外部時鐘提供。出于同步原因，我們使用外部模式，因為內(nèi)部模式使用起來非常復雜，軟件編程時也不是很方便。另外，同步多片AD9854要求EXT I/O UPDATE CLK的上升沿同時發(fā)生在所有AD9854上。

3)同步性設(shè)計

本系統(tǒng)為了實現(xiàn)DDS信號發(fā)生器4個通道能夠產(chǎn)生具有已知相位關(guān)系的正弦波信號，在設(shè)計中需要保證AD9854的REFCLK與EXT I/O UPDATE CLK信號的上升沿之間的時序關(guān)系能夠受到控制，其目的是要讓所有的DDS采用相同的SYSTEM CLK計數(shù)工作。設(shè)計原理圖如圖3所示。具體采用以下措施來保證4個通道的同步性要求:

①4通道DDS同時上電并且使用同一個REFCLK;

②發(fā)送一個公共RESET指令，且高電平最少持續(xù)時間為10個REFCLK周期;

③將所有的DDS的變程模式設(shè)置為EXT I/O UPDATE CLK模式，同時旁路數(shù)字乘法器與同步信號反相器;

④設(shè)置4個通道的頻率和0o相位偏移，但均不產(chǎn)生EXT I/O UPDATE CLK;

⑤置位公共EXT I/O UPDATE CLK信號。

通過以上5個步驟可使得所有的DAC輸出期望的頻率與相位偏移。

圖3 AD9854電路原理圖Fig.3 Principle diagram of AD9854

圖4 程控衰減模塊電路原理圖Fig.4 Principle diagram of programmable attenuation

2.3 程控衰減模塊設(shè)計

衰減器模塊主要完成對DDS信號生成模塊產(chǎn)生的模擬信號進行幅度控制，選用AD公司的AD7111ACR芯片實現(xiàn)，AD7111是AD公司推出的對數(shù)D/A轉(zhuǎn)換器 (LOGDAC)，它通過8位輸入數(shù)據(jù)來控制對輸入信號Vi的衰減量，衰減范圍為0～88.5 dB，步長0.375 dB。由于單片AD7111最大可以將輸入信號衰減88.5 dB，但是隨著衰減量的增大，誤差也增大。為了保證衰減精度及帶寬，系統(tǒng)采用2片AD7111，以級聯(lián)的方式對DDS生成信號進行衰減操作，電路原理如圖4所示。設(shè)計中將第1級衰減數(shù)據(jù)信號LD00～LD07和第2級衰減數(shù)據(jù)信號HD00～HD07掛接于前端控制模塊，當寫信號有效時器件動作，第1級衰減器將輸入信號按數(shù)據(jù)線上的衰減碼衰減后輸出到第2級，再按照設(shè)定值進行最終處理后將信號輸出到模擬信號隔離接口上。衰減碼范圍為0～134，即00000000～10000110，每步衰減0.375 dB，單通道衰減范圍為0～50 dB，從而使兩片AD7111都工作在線性衰減區(qū)，保證了整個幅度調(diào)節(jié)電路具有較小的誤差。

2.4 模擬信號隔離模塊

模擬信號隔離比較復雜，通常要考慮隔離信號的精度、線性度、頻率響應(yīng)及噪聲等。對于一般的模擬信號，如果其頻率在200 kHz左右，可以采用線性光耦來完成，這種方法的線性度并不理想，0.1%的精度都比較難保證。另外一種方法是把模擬信號變?yōu)閿?shù)學信號，然后隔離數(shù)字信號，最后再把數(shù)字信號復原成模擬信號。這種方法由于要使用AD/DA轉(zhuǎn)換復原和FPGA等控制電路設(shè)計，從開發(fā)角度上講，需要較多精力，所以使用該方法的比較少。本文針對系統(tǒng)信號的特點，采用無源隔離變壓器的方法對DDS的輸出信號進行處理，能實現(xiàn)前后級之間的信號隔離，消除接地共模噪聲，線性度能達到0.1%，系統(tǒng)工作穩(wěn)定可靠。

3 試驗結(jié)果

本系統(tǒng)DDS信號發(fā)生器分別產(chǎn)生f1～f2頻率可調(diào)的單頻信號，使用HP35670A分析系統(tǒng)輸出信號，對其中具有代表性的頻率點進行功率譜分析，測試結(jié)果如圖5所示。頻率步長為Δf Hz，平均次數(shù)10次，加漢寧窗，輸入AC耦合。從測試結(jié)果可看出，DDS信號發(fā)生器的輸出信號十分純凈，峰值與底噪聲的差距可達到80 dB以上;頻率的準確度在5%Hz以內(nèi)，足以滿足頻率分辨率要求。

圖5 DDS輸出信號功率譜Fig.5 The power spectrum of DDSoutput

4 結(jié)語

本文設(shè)計的信號發(fā)生器以DDS芯片AD9854為核心，結(jié)合FPGA控制和數(shù)學、模擬信號隔離設(shè)計，使得整機結(jié)構(gòu)簡單，功能齊全。通過分析和實際測試結(jié)果表明，系統(tǒng)輸出信號的分辨率、信噪比和幅度控制均達到了設(shè)計要求，能滿足實驗室和科研使用的常用要求，以DDS為核心構(gòu)造多功能信號發(fā)生器的設(shè)計方法合理可行。

［1］ 崔建鵬，等．采用DDS技術(shù)實現(xiàn)的虛擬任意波形發(fā)生器［J］．計算機測量與控制，2003(11):553 －555．

［2］ 朱善林．一種聲吶接收機測試用信號源的設(shè)計［J］．現(xiàn)代電子技術(shù)，2010(1):103－105．

［3］ 劉立新，等．基于DDS芯片AD9854的信號產(chǎn)生器設(shè)計［J］．西安郵電學院學報，2004(7)．

［4］ 宋萬杰，羅豐，吳順君．CPLD技術(shù)及其應(yīng)用［M］．西安:西安電子科技大學出版社，1999．

［5］ 楊樂平，等．LABVIEW高級程序設(shè)計［M］．北京:清華大學出版社，2003．

［6］ 羅福源，周云飛，尹涓．基于多FPGA核的高速數(shù)據(jù)采集與控制系統(tǒng)設(shè)計［J］．電子測量與儀器學報，2007，21(6):49－53．

［7］ 孫超，等．基于DDS的雷達任意波形信號源的研究［J］．電子測量與儀器學報，2008，22(4):33－34．

［8］ ANALOG DEVICESAN－605應(yīng)用筆記．