王和明，王菊

(空軍工程大學(xué) 防空反導(dǎo)學(xué)院，陜西 西安　710051)

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基于FPGA的數(shù)字類(lèi)板件比對(duì)測(cè)試平臺(tái)設(shè)計(jì)*

王和明，王菊

(空軍工程大學(xué) 防空反導(dǎo)學(xué)院，陜西 西安710051)

摘要：數(shù)字類(lèi)板件的檢測(cè)包括功能檢測(cè)和時(shí)序檢測(cè)，由于該類(lèi)板件輸入輸出信號(hào)路數(shù)多、時(shí)序復(fù)雜，一直是電子系統(tǒng)中測(cè)試的難點(diǎn)。給出了一種基于FPGA的測(cè)試平臺(tái)，可在不依賴于計(jì)算機(jī)的情況下，自動(dòng)給出被測(cè)板件與原板件的邏輯功能和時(shí)序關(guān)系的比對(duì)測(cè)試結(jié)果，且時(shí)序誤差可手動(dòng)設(shè)置，并能確定不一致輸出的位置和此時(shí)輸入的測(cè)試矢量。該平臺(tái)已用于某引進(jìn)裝備中數(shù)字類(lèi)板件的比對(duì)測(cè)試，更換不同測(cè)試頭也可用于其他板件的測(cè)試。

關(guān)鍵詞：數(shù)字類(lèi)板件；測(cè)試平臺(tái)；FPGA；比對(duì)測(cè)試

0引言

隨著現(xiàn)代電子技術(shù)的不斷發(fā)展，數(shù)字系統(tǒng)的應(yīng)用范圍越來(lái)越廣。由于數(shù)字類(lèi)板件輸入輸出信號(hào)路數(shù)多，時(shí)序復(fù)雜，所以對(duì)該類(lèi)板件的測(cè)試已成為了電子系統(tǒng)調(diào)試的難點(diǎn)和研究的熱點(diǎn)問(wèn)題。數(shù)字類(lèi)板件的檢測(cè)包括功能檢測(cè)和時(shí)序檢測(cè)，該類(lèi)板件測(cè)試的基本思想是對(duì)被測(cè)板件輸入測(cè)試矢量，得到的輸出響應(yīng)與正常情況下的輸出進(jìn)行比對(duì)。在測(cè)試過(guò)程當(dāng)中，難點(diǎn)是確定施加什么樣的激勵(lì)，可以使故障激活同時(shí)能在可及端測(cè)量出來(lái)，以及如何進(jìn)行時(shí)序測(cè)試和判定[1]。

一般數(shù)字類(lèi)板件的測(cè)試平臺(tái)須依賴于計(jì)算機(jī)，而且需在充分分析電路的功能和時(shí)序關(guān)系的基礎(chǔ)上，利用邏輯分析儀或示波器確定被測(cè)板件的邏輯功能和時(shí)序延遲。不同的板件需加載不同的信號(hào)在不同的點(diǎn)進(jìn)行測(cè)試，但當(dāng)原板件的功能不詳或時(shí)序未明時(shí)，再利用一般數(shù)字類(lèi)板件的測(cè)試平臺(tái)進(jìn)行測(cè)試就會(huì)帶來(lái)測(cè)試的盲目性，使測(cè)試工作耗時(shí)費(fèi)力。因此本文設(shè)計(jì)了一種可以對(duì)這類(lèi)數(shù)字類(lèi)板件進(jìn)行有效測(cè)試的測(cè)試平臺(tái)。

1平臺(tái)功能及組成[2-9]

測(cè)試平臺(tái)的主要功能就是在對(duì)被測(cè)板件功能和時(shí)序不是十分了解的情況下，比對(duì)其與在該引進(jìn)裝備上可以正常工作的原裝數(shù)字類(lèi)板件(本文中簡(jiǎn)稱(chēng)為原板件)的輸出，若在所有輸入測(cè)試序列激勵(lì)下的輸出邏輯都相同，且時(shí)序延遲在認(rèn)可的范圍內(nèi)，則說(shuō)明被測(cè)板件功能正常，否則就認(rèn)為工作不正常。在出現(xiàn)不正常輸出狀態(tài)時(shí)，控制輸入測(cè)試序列停止變化，同時(shí)輸入測(cè)試序列指示和輸出狀態(tài)指示表明在哪種輸入狀態(tài)下哪幾路輸出不一致。輸入測(cè)試序列的頻率和輸出的延遲時(shí)間可以選擇控制，其組成框圖如圖1所示。

圖1　系統(tǒng)組成框圖Fig.1　Block diagram of the system

輸入測(cè)試序列產(chǎn)生及頻率選擇控制由一片型號(hào)為EP1C12Q240C8的FPGA(field-programmable gate array)來(lái)完成，并經(jīng)過(guò)74ACT245進(jìn)行驅(qū)動(dòng)，用來(lái)提高輸入測(cè)試序列的帶負(fù)載能力；為適應(yīng)不同板件，通過(guò)矩陣開(kāi)關(guān)選擇被測(cè)板件和原板件的輸入信號(hào)；為適應(yīng)多輸出信號(hào)的板件，輸出信號(hào)處理部分和延時(shí)控制部分由一片型號(hào)為EPM1270T144C5的FPGA和另一片型號(hào)為EP1C12Q240C8的CPLD(complex programmable logic device)共同來(lái)完成；狀態(tài)指示和輸出指示由LED來(lái)顯示，用來(lái)指示狀態(tài)和定位不一致輸出的位置。

2輸入測(cè)試序列產(chǎn)生及信號(hào)選擇

輸入測(cè)試序列的產(chǎn)生是數(shù)字類(lèi)板件測(cè)試時(shí)需要解決的關(guān)鍵問(wèn)題，目前對(duì)數(shù)字類(lèi)板件測(cè)試序列的產(chǎn)生方法大致可以分為2類(lèi):①確定性生成算法，即以故障覆蓋率盡可能高為目標(biāo)，采用某種算法產(chǎn)生測(cè)試序列，這種方法必須預(yù)先知道該電路的故障集；②是非確定性生成算法，即在故障集未知的情況下，根據(jù)需要產(chǎn)生測(cè)試序列或隨機(jī)產(chǎn)生序列。

由于本測(cè)試平臺(tái)主要針對(duì)某引進(jìn)裝備數(shù)字類(lèi)板件的測(cè)試，電路板的功能和時(shí)序未知，無(wú)法施加針對(duì)某種板件的特定時(shí)序關(guān)系的特定測(cè)試序列，因此采用非確定性生成算法。常用的非確定生成算法有窮舉法、偽窮舉法、偽隨機(jī)法和隨機(jī)法，且一般情況下對(duì)小規(guī)模的邏輯電路采用窮舉法和隨機(jī)法，對(duì)規(guī)模較大的邏輯電路采用偽窮舉法、偽隨機(jī)法或隨機(jī)法。本文在輸入部分的FPGA中編寫(xiě)了產(chǎn)生常用非確定性算法的程序，并通過(guò)方式及頻率選擇開(kāi)關(guān)來(lái)選擇輸入序列的類(lèi)型，具體實(shí)現(xiàn)方法如下。

2.1窮舉法或偽窮舉法

窮舉法是為了對(duì)板件進(jìn)行全面測(cè)試，避免對(duì)不一致?tīng)顟B(tài)的漏檢，其原理是給輸入端加上由計(jì)數(shù)器產(chǎn)生的自然二進(jìn)制碼，遍歷所有的狀態(tài)，再對(duì)輸出信號(hào)進(jìn)行處理，檢測(cè)被測(cè)板件和原板件的輸出是否一致。

這種方法在對(duì)輸入信號(hào)較少的數(shù)字類(lèi)板件進(jìn)行測(cè)試時(shí)比較有效，一旦輸入信號(hào)比較多，就會(huì)導(dǎo)致測(cè)試時(shí)間隨著輸入信號(hào)的增加而呈指數(shù)級(jí)的增長(zhǎng)，測(cè)試時(shí)間過(guò)長(zhǎng)，不便于測(cè)試。因此，對(duì)于輸入信號(hào)較多的數(shù)字類(lèi)板件可以采用偽窮舉法，即先將電路進(jìn)行分塊，然后再利用窮舉法進(jìn)行測(cè)試，可以大大減少測(cè)試時(shí)間。

2.2偽隨機(jī)序列

偽隨機(jī)序列是一種既具有隨機(jī)性，又具有規(guī)律性的一種序列，由于這種序列可以不用遍歷所有的狀態(tài)，可以減少測(cè)試時(shí)間，提高測(cè)試效率。

其中m序列是最常見(jiàn)的一種偽隨機(jī)序列，是最大長(zhǎng)度線性反饋移位寄存器序列的簡(jiǎn)稱(chēng)。它表現(xiàn)出了白噪聲采樣序列的統(tǒng)計(jì)特性，在不知其生成方法的偵聽(tīng)者看來(lái)像真的隨機(jī)序列一樣，因此m序列具有很強(qiáng)的系統(tǒng)性、規(guī)律性和相關(guān)性[10]。以m=20的序列產(chǎn)生為例，其硬件實(shí)現(xiàn)的VHDL程序片段[11]為：

when 20 =>

pulse_out<=x(0);

x(0)<=x(n-1) XOR x(n-18);

x(n-1 DOWNTO 1)<=x(n-2 DOWNTO 0);

pulse_out是偽隨機(jī)序列的輸出端口，產(chǎn)生的偽隨機(jī)序列如圖2所示。

圖2　m=20的偽隨機(jī)序列Fig.2　Pseudo random sequence of m=20

2.3任意分布的隨機(jī)序列

偽隨機(jī)序列雖然已經(jīng)具有了一定的隨機(jī)性，但是其仍然具有一定的周期和規(guī)律，不是完全的隨機(jī)序列。為了滿足隨機(jī)測(cè)試的需求，本文利用在Altera DSP Builder庫(kù)中的遞增模塊和LUT模塊，用Signal Complier模塊編譯產(chǎn)生QuartusII工程，并應(yīng)用于FPGA上，產(chǎn)生任意分布的隨機(jī)序列，其在Simulink中的模型如圖3所示。

圖3　任意分布隨機(jī)序列產(chǎn)生模型Fig.3　Generation model of arbitrary random sequence

通過(guò)改變Matlab array中的函數(shù)，可以產(chǎn)生不同分布的隨機(jī)序列，這里的函數(shù)既可以是Matlab中的庫(kù)函數(shù)，也可以是自己編寫(xiě)的函數(shù)。本文中以產(chǎn)生指數(shù)分布的隨機(jī)序列為例，設(shè)置如圖3所示。

圖4是在Simulink和QuartusII中的仿真波形，從圖中可以看出生成的序列具有很好的隨機(jī)性，為了驗(yàn)證生成隨機(jī)序列是否滿足指數(shù)分布，利用Matlab中的統(tǒng)計(jì)工具箱對(duì)生成的數(shù)據(jù)進(jìn)行概率統(tǒng)計(jì)得到圖5，可以看出較為滿足指數(shù)分布的概率密度曲線，達(dá)到了設(shè)計(jì)要求。

圖4　仿真波形Fig.4　Simulation waveform

圖5　概率統(tǒng)計(jì)圖Fig.5　Chart of probability statistical

2.4輸入信號(hào)的選擇

通過(guò)控制輸入測(cè)試序列的方式及頻率選擇開(kāi)關(guān)，選擇輸入測(cè)試序列是自然二進(jìn)制碼、偽隨機(jī)序列還是某種分布的隨機(jī)序列，以及輸入測(cè)試序列的頻率。將產(chǎn)生的輸入測(cè)試序列經(jīng)74ACT245驅(qū)動(dòng)后，通過(guò)矩陣開(kāi)關(guān)選擇同時(shí)加入被測(cè)板和原板。以第i路的信號(hào)選擇為例，如圖6所示。

圖6　第i路信號(hào)選擇Fig.6　i-path signal selection

被測(cè)板件和原板件的輸入和輸出要一一對(duì)應(yīng)，如當(dāng)?shù)趇路信號(hào)是板件的輸入信號(hào)時(shí)，GW_i和W_i2個(gè)開(kāi)關(guān)都閉合，則將第i路測(cè)試信號(hào)同時(shí)加到了被測(cè)板件和原板件；若第i路信號(hào)不是輸入端，則GW_i和W_i2個(gè)開(kāi)關(guān)都斷開(kāi)。選擇開(kāi)關(guān)后的2個(gè)端子再送到輸出信號(hào)處理部分，若是輸入，則用于指示輸入信號(hào)狀態(tài)和監(jiān)測(cè)開(kāi)關(guān)是否正常閉合，若是輸出，則進(jìn)行輸出比對(duì)。

3輸出信號(hào)處理部分[12-15]

輸出信號(hào)處理部分主要由一片F(xiàn)PGA來(lái)完成，實(shí)現(xiàn)對(duì)信號(hào)的輸出狀態(tài)比較和時(shí)序延遲時(shí)間的測(cè)定與控制。輸出部分的邏輯電路如圖7所示。

圖7　輸出部分的邏輯電路Fig.7　Logic circuit of output part

3.1邏輯比對(duì)電路

將被測(cè)板件和原板件的所有信號(hào)(包含輸入和輸出)送入輸出處理部分的FPGA中兩兩對(duì)應(yīng)進(jìn)行異或，當(dāng)2個(gè)信號(hào)相同時(shí)，異或輸出結(jié)果為邏輯0，否則為邏輯1；再將所有異或的結(jié)果相或，若所有輸入輸出信號(hào)邏輯均對(duì)應(yīng)相同時(shí)，則相或的穩(wěn)態(tài)輸出結(jié)果應(yīng)恒為0。

對(duì)于加到被測(cè)板件和原板件的輸入信號(hào)來(lái)說(shuō)，由于在測(cè)試平臺(tái)上布線路徑不同，會(huì)產(chǎn)生一定延遲；對(duì)于2種板件的輸出信號(hào)來(lái)說(shuō)，即使其穩(wěn)態(tài)輸出一致，但由于電路結(jié)構(gòu)不同、時(shí)延不同，其暫態(tài)輸出也會(huì)不同。為了使比對(duì)測(cè)試不僅能進(jìn)行邏輯功能測(cè)試還可進(jìn)行時(shí)延測(cè)試，需對(duì)比對(duì)輸出結(jié)果進(jìn)行時(shí)延控制。

3.2時(shí)延控制

本測(cè)試平臺(tái)中的時(shí)延控制電路是由FPGA中的一個(gè)模值可控的計(jì)數(shù)器來(lái)實(shí)現(xiàn)，改變計(jì)數(shù)器的模值來(lái)改變最大可接受的延遲時(shí)間，其計(jì)數(shù)溢出時(shí)間小于輸入信號(hào)變化周期。

當(dāng)參與比對(duì)的信號(hào)狀態(tài)有不同時(shí)，或門(mén)輸出出現(xiàn)高電平，其時(shí)長(zhǎng)將大于測(cè)試信號(hào)產(chǎn)生時(shí)鐘周期，延時(shí)控制計(jì)數(shù)器正常計(jì)數(shù)并溢出，輸出進(jìn)位信號(hào)，進(jìn)位信號(hào)控制測(cè)試信號(hào)產(chǎn)生部分停止工作，平臺(tái)給出不一致指示。

當(dāng)參與比對(duì)的信號(hào)狀態(tài)相同，但時(shí)延不同時(shí)，或門(mén)會(huì)輸出短暫高電平，只要其時(shí)長(zhǎng)小于延時(shí)控制計(jì)數(shù)器的溢出時(shí)間，計(jì)數(shù)器就不會(huì)輸出進(jìn)位信號(hào)，測(cè)試信號(hào)產(chǎn)生部分就會(huì)一直工作下去。改變延時(shí)控制計(jì)數(shù)器的模值可以確定被測(cè)板件和原板件延時(shí)大小。

正常工作時(shí)，可先將延時(shí)控制計(jì)數(shù)器的模值調(diào)至最大，主要進(jìn)行被測(cè)板件和原板件的功能測(cè)試，逐步減小延時(shí)控制計(jì)數(shù)器的模值可以測(cè)試被測(cè)板件和原板件的最大時(shí)序延遲。

4測(cè)試平臺(tái)的實(shí)現(xiàn)

圖8所示為測(cè)試平臺(tái)用于比對(duì)測(cè)試的實(shí)際情況。

圖8　測(cè)試平臺(tái)實(shí)物圖Fig.8　Physical map of test platform

將原板件和被測(cè)板件插在測(cè)試平臺(tái)相應(yīng)的測(cè)試頭上，根據(jù)引腳關(guān)系撥動(dòng)開(kāi)關(guān)選擇輸入信號(hào)，如果待測(cè)電路板和國(guó)產(chǎn)化電路板的輸出一致，且延時(shí)控制計(jì)數(shù)器的計(jì)數(shù)溢出時(shí)間小于被測(cè)板件和原板件的最大時(shí)序延遲，那么輸出部分的所有指示燈都不會(huì)被點(diǎn)亮。在圖4中，有一路信號(hào)指示燈被點(diǎn)亮，根據(jù)指示燈位置就可以確定是哪路輸出信號(hào)狀態(tài)不正確或時(shí)序延遲不合格。

5結(jié)束語(yǔ)

本文設(shè)計(jì)了一種數(shù)字類(lèi)板件的比對(duì)測(cè)試平臺(tái)，在沒(méi)有計(jì)算機(jī)輔助的條件下，可以自動(dòng)比較原板件和被測(cè)板件的輸出是否相同、時(shí)序延遲是否在可接受范圍內(nèi)，對(duì)于不一致的輸出可以定位并進(jìn)行硬件調(diào)試。該測(cè)試平臺(tái)已在某引進(jìn)裝備的國(guó)產(chǎn)化與維修過(guò)程中得到了很好的應(yīng)用，更換不同的測(cè)試頭后可以擴(kuò)展到其他數(shù)字類(lèi)板件的測(cè)試。

但是由于該引進(jìn)裝備在我國(guó)已經(jīng)服役較長(zhǎng)時(shí)間，很多的數(shù)字類(lèi)板件已經(jīng)沒(méi)有備件，直接導(dǎo)致了該測(cè)試平臺(tái)的標(biāo)準(zhǔn)數(shù)據(jù)(原板件的輸入輸出)已經(jīng)不存在，限制了該平臺(tái)的使用。本文下一步將致力于分析被測(cè)板件內(nèi)部電路的功能，用計(jì)算機(jī)模擬電路板的工作過(guò)程，并形成標(biāo)準(zhǔn)數(shù)據(jù)，為數(shù)字類(lèi)板件的測(cè)試提供依據(jù)。

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WANG HE-ming， WANG Ju

(AFEU,Air and Missile Defense School, Shaanxi xi’an 710051,China)

Abstract:Due to the large number of inputs and outputs and time-series complex, digital type plate has always been a difficulty in the electronic system testing. A test platform based on field-programmable gate array(FPGA) is presented, and it can work without a computer. Through manually set, the comparison results of logic function and timing between the measured plate and the original plate can export automatically. Timing error also can be set manually, and it can display the position of the output and the values of inconsistent input vector. This test platform has been used in some import weapon systems for the comparison test on the digital circuit and also can be used in other kinds of digital plate when the test head is changed.

Key words:digital circuit; test platform; field-programmable gate array(FPGA); comparison test

中圖分類(lèi)號(hào)：TN79；TN407

文獻(xiàn)標(biāo)志碼：A

文章編號(hào)：1009-086X(2015)-01-0071-05

doi:10.3969/j.issn.1009-086x.2015.01.012

通信地址：710051陜西西安長(zhǎng)樂(lè)東路甲字1號(hào)空軍工程大學(xué)防空反導(dǎo)學(xué)院研1隊(duì)王菊E-mail：862588498@qq.com

作者簡(jiǎn)介：王和明(1965-)，陜西西安人。教授，碩士，主要研究方向?yàn)槲㈦娮蛹夹g(shù)應(yīng)用。

收稿日期：2013-11-25；
修回日期：2014-01-29