祝雪菲，張萬(wàn)榮*，萬(wàn)培元，王成龍，靳佳偉，史 巖，馬 威，薛寶華

（1.北京工業(yè)大學(xué)北京市嵌入式系統(tǒng)重點(diǎn)實(shí)驗(yàn)室，北京 100124；2.北京市公安局公安管理局，北京 100034）

隨著數(shù)字集成電路復(fù)雜度和集成度的不斷增加，芯片上單位面積晶體管數(shù)目急速增長(zhǎng)，伴隨而來(lái)的是更高的測(cè)試頻率以及更長(zhǎng)的測(cè)試時(shí)間，這造成了測(cè)試過(guò)程中更為嚴(yán)重的高功耗問(wèn)題［1］。測(cè)試功耗過(guò)高，是芯片可測(cè)性設(shè)計(jì)（DFT）過(guò)程中非常棘手的難題，主要體現(xiàn)在以下幾個(gè)方面：首先，過(guò)高的測(cè)試功耗導(dǎo)致芯片溫度升高，可能會(huì)導(dǎo)致芯片襯底、連線的結(jié)構(gòu)發(fā)生損壞，所以需要高成本封裝來(lái)增強(qiáng)散熱能力；其次，過(guò)高的溫度會(huì)影響信號(hào)的傳輸，容易造成測(cè)試響應(yīng)數(shù)據(jù)的錯(cuò)誤，甚至?xí)?dǎo)致整個(gè)測(cè)試的失?。坏?，過(guò)高的測(cè)試電流會(huì)引發(fā)嚴(yán)重的電遷移問(wèn)題，造成了金屬線的損毀，引起芯片的失效或縮短芯片的使用壽命。第4，測(cè)試功耗還影響著芯片的封裝成本，在封裝過(guò)程中為了克服測(cè)試所帶來(lái)的額外功耗，必須采用散熱性好的高成本封裝［2］。由此可見(jiàn)，測(cè)試功耗過(guò)高的問(wèn)題給芯片測(cè)試帶來(lái)了嚴(yán)重的威脅，如何降低測(cè)試功耗成為可測(cè)性設(shè)計(jì)技術(shù)中一個(gè)關(guān)鍵的設(shè)計(jì)考慮［3］。在芯片可測(cè)性設(shè)計(jì)中進(jìn)行功耗優(yōu)化對(duì)于改進(jìn)電路可靠性和降低封裝成本等問(wèn)題是至關(guān)重要的。

1 掃描測(cè)試基本原理及其功耗分析

1.1 掃描測(cè)試基本原理

掃描測(cè)試具有結(jié)構(gòu)簡(jiǎn)單、對(duì)芯片面積影響小、覆蓋率高以及可以與EDA工具緊密結(jié)合的特點(diǎn)，是目前應(yīng)用最為廣泛的芯片可測(cè)性實(shí)現(xiàn)方法［4-5］。

Synopsys的DFT Compiler可以在綜合過(guò)程中將測(cè)試電路中的普通觸發(fā)器轉(zhuǎn)換為自帶多路選擇器的掃描觸發(fā)器，并將其級(jí)聯(lián)成掃描鏈（Scan Chain），可以將測(cè)試激勵(lì)串行移入掃描鏈中，并將測(cè)試響應(yīng)串行的移出掃描鏈［6］。

掃描測(cè)試基本原理如圖1所示，虛線部分由多路選擇和觸發(fā)器組成，即掃描觸發(fā)器。通過(guò)Scan_En信號(hào)控制多路選擇器的使能端。正常模式時(shí)，Scan_En置0，多路選擇器選通觸發(fā)器的D端，掃描觸發(fā)器等效于一個(gè)普通的、不帶掃描功能的D觸發(fā)器，屏蔽掉Scan_In的輸入，按照電路本身的邏輯關(guān)系正常工作；測(cè)試模式時(shí)，Scan_En置1，多路選擇器選通觸發(fā)器的SI端，屏蔽掉D端的輸入，把所有觸發(fā)器與邏輯電路斷開(kāi)，形成移位寄存器結(jié)構(gòu)，此時(shí)觸發(fā)器的狀態(tài)由Scan_In設(shè)置，并可由Scan_Out輸出觀察到。

圖1 掃描測(cè)試電路

基于上述原理，整個(gè)測(cè)試過(guò)程為：

（1）設(shè)置Scan_En為1，通過(guò)Scan_In給移位寄存器串行移入測(cè)試數(shù)據(jù)，將掃描鏈上的掃描寄存器初始化；

（2）設(shè)置Scan_En為0，在原始輸入端A、B施加測(cè)試信號(hào)，測(cè)試信號(hào)加載到組合邏輯上，并行檢測(cè)原始輸出的信號(hào)；

（3）運(yùn)行一個(gè)或多個(gè)時(shí)鐘周期，將組合部分測(cè)試響應(yīng)鎖存至掃描觸發(fā)器中；

（4）設(shè)置Scan_En為1，通過(guò)Scan_In串行移入下一組測(cè)試數(shù)據(jù)，通過(guò)Scan_Out查看測(cè)試結(jié)果。

重復(fù)步驟（2）～步驟（4），直至所有測(cè)試數(shù)據(jù)都得以施加。

綜上所述，掃描測(cè)試可以簡(jiǎn)單的分為兩種模式：移位模式和捕獲模式。移位模式下，測(cè)試數(shù)據(jù)從掃描輸入端口，通過(guò)掃描鏈被逐位移入掃描單元，從而使它們得到需要的測(cè)試激勵(lì)；而在捕獲模式下，掃描單元將測(cè)試激勵(lì)傳遞到組合邏輯電路并捕獲得到測(cè)試響應(yīng)，最后再通過(guò)移位模式下移位操作，將測(cè)試響應(yīng)通過(guò)輸出端口傳出芯片并進(jìn)行觀察。

1.2 掃描測(cè)試的功耗分析

由上一節(jié)的介紹可知，根據(jù)掃描測(cè)試的不同階段，可以將掃描測(cè)試分為移位模式和捕獲模式，對(duì)應(yīng)于掃描功耗也應(yīng)分為移位功耗和捕獲功耗［7］。移位功耗是由于移位過(guò)程中相鄰掃描單元之間的測(cè)試向量邏輯值不同而引起的信號(hào)翻轉(zhuǎn)造成的；捕獲功耗則是在捕獲一拍的前后，同一個(gè)掃描單元內(nèi)測(cè)試激勵(lì)與響應(yīng)數(shù)據(jù)之間的邏輯值不同引起的信號(hào)翻轉(zhuǎn)造成的。

移位功耗往往更受到設(shè)計(jì)人員的重視，主要是由于以下的原因：

（1）移位模式占據(jù)整個(gè)測(cè)試模式絕大部分時(shí)間，除捕獲階段的幾個(gè)周期以外，整個(gè)測(cè)試階段都工作在移位模式下，因此電路在測(cè)試模式下的平均功耗由移位功耗決定；

（2）在多個(gè)芯片并行測(cè)試的情況下，如果每個(gè)芯片的平均功耗升高，會(huì)造成能夠同時(shí)測(cè)試芯片數(shù)目的減小，導(dǎo)致測(cè)試時(shí)間增加，測(cè)試成本上升；

色譜條件：流動(dòng)相A為0.4% 醋酸-水(V/V)，B為乙腈.洗脫梯度：0～15 min，5%～18% B；15～32 min，18%～28% B.流速0.8 mL/min，紫外檢測(cè)波長(zhǎng)280 nm，進(jìn)樣量：20 μL.柱溫箱溫度25℃.色譜柱：Waters Symmetry C18色譜柱(250 mm×4.6 mm， 5 μm， Waters， Ireland).

（3）由于移位過(guò)程持續(xù)的時(shí)間較長(zhǎng)，在移位過(guò)程中產(chǎn)生的熱量會(huì)不斷積累，可能造成測(cè)試狀態(tài)不穩(wěn)定，造成測(cè)試結(jié)果錯(cuò)誤，降低芯片的良率。同時(shí)，長(zhǎng)時(shí)間的高溫會(huì)加速芯片的老化，影響芯片的使用壽命。

因此，為了降低測(cè)試成本，保證測(cè)試結(jié)果的正確，提高芯片的良率，本文著重解決移位模式下功耗過(guò)高的問(wèn)題。

2 門(mén)控掃描時(shí)鐘方法

降低掃描鏈上的時(shí)鐘頻率，可以降低芯片的測(cè)試功耗。門(mén)控掃描時(shí)鐘方法，使得掃描鏈上的掃描時(shí)鐘頻率變成測(cè)試時(shí)鐘頻率的一半，保持測(cè)試總時(shí)間不變，并且不改變測(cè)試覆蓋率和不影響電路的性能，面積開(kāi)銷也可以忽略不計(jì)。具體的實(shí)現(xiàn)方法如圖2所示。

圖2 門(mén)控掃描時(shí)鐘結(jié)構(gòu)

Logic是組合邏輯，Scan_En是掃描使能端口，Scan_In是掃描輸入端口，Scan_Out是掃描輸出端口。兩個(gè)掃描路徑的時(shí)鐘之一可以復(fù)用系統(tǒng)時(shí)鐘端口，兩條掃描路徑的掃描輸出通過(guò)一個(gè)多路選擇器輸出到原本的掃描輸出端口。與圖1傳統(tǒng)的掃描路徑結(jié)構(gòu)相比，修改之處在于：（1）修改了掃描路徑的時(shí)鐘；（2）在掃描輸出端插入一個(gè)多路選擇器；（3）把掃描鏈上的掃描單元分成路徑1和路徑2。具體的掃描路徑如圖3所示。

圖3 掃描路徑

假設(shè)某條掃描鏈上包含4個(gè)掃描單元SFF0、SFF1、SFF2、SFF3，掃描時(shí)鐘端口為Scan_Clk。測(cè)試時(shí)鐘通過(guò)Scan_Clk端口施加。在本文提出的方法中，該條掃描鏈被分割成兩條路徑，稱為路徑1和路徑2，分別包含SFF0、SFF1和SFF2、SFF3掃描單元，并分別采用掃描時(shí)鐘Scan_Clk/2’和Scan_Clk/2進(jìn)行控制。

由于Scan_Clk/2’和Scan_Clk/2都與系統(tǒng)時(shí)鐘同步，在掃描操作的時(shí)候，具有相同的時(shí)鐘頻率，都是測(cè)試時(shí)鐘的一半，而且由于它們的相位差為半個(gè)測(cè)試時(shí)鐘周期，路徑1和路徑2不會(huì)同時(shí)處于有效狀態(tài)。測(cè)試期間的時(shí)序波形如圖4所示。

圖4 門(mén)控掃描時(shí)鐘的時(shí)序波形

在掃描鏈上，在一個(gè)時(shí)鐘周期T內(nèi)，路徑1處于移位狀態(tài)，路徑2處于閑置狀態(tài)；而下一個(gè)時(shí)鐘周期內(nèi)，路徑2處于移位狀態(tài)，路徑1處于閑置狀態(tài)。而在捕獲期間，該兩個(gè)掃描時(shí)鐘以測(cè)試時(shí)鐘運(yùn)行。在掃描移位輸出的時(shí)候，通過(guò)控制信號(hào)So_En使多路選擇器每個(gè)時(shí)鐘周期交替輸出路徑1和路徑2上的測(cè)試響應(yīng)。由于在掃描移位期間，掃描鏈上只有一半掃描單元發(fā)生翻轉(zhuǎn)，即該門(mén)控結(jié)構(gòu)大大降低了掃描翻轉(zhuǎn)的密度，因此掃描功耗大大降低。同時(shí)，在每個(gè)時(shí)鐘周期上，連接到組合邏輯部分的輸入只有一半發(fā)生翻轉(zhuǎn)，因此組合邏輯電路上的功耗也降低。為了進(jìn)一步降低組合邏輯電路上的功耗，本文還采用了門(mén)控組合邏輯方法，具體見(jiàn)下節(jié)。

3 門(mén)控組合邏輯方法

如果可以在掃描測(cè)試的移位過(guò)程中，有效地隔離開(kāi)觸發(fā)器的輸出端和相連的組合邏輯，使得組合邏輯部分不隨掃描單元邏輯值的變化而翻轉(zhuǎn)，將會(huì)從根本上降低移位功耗。通過(guò)門(mén)控結(jié)構(gòu)屏蔽移位過(guò)程中組合邏輯的輸入是降低這一過(guò)程功耗的有效方法。

在所有掃描單元和組合邏輯之間添加阻隔邏輯，并使用Scan_En信號(hào)進(jìn)行控制。這樣當(dāng)電路運(yùn)行在移位過(guò)程中時(shí)，阻隔邏輯將這兩部分分隔開(kāi)來(lái)，使得組合邏輯部分不隨掃描鏈中邏輯值變化而翻轉(zhuǎn)。而當(dāng)電路運(yùn)行在捕獲模式時(shí)，阻隔邏輯再將這兩部分連通，這樣就在不影響測(cè)試的條件下降低了測(cè)試功耗。具體的實(shí)現(xiàn)方法如圖5所示。

圖5 門(mén)控組合邏輯結(jié)構(gòu)

門(mén)控組合邏輯結(jié)構(gòu)是在觸發(fā)器的Q端增加門(mén)控電路，使組合邏輯的輸入在移位模式下處于固定值。Scan_En=1芯片處于移位模式，和此信號(hào)相連的與門(mén)輸出則恒為0。對(duì)于組合邏輯，如果所有輸入的信號(hào)全部固定，那么組合邏輯將處于穩(wěn)定狀態(tài)，不隨掃描鏈中邏輯值變化而翻轉(zhuǎn)，動(dòng)態(tài)功耗為零，從而達(dá)到優(yōu)化的目的。

使DFT Compiler工具分析出需要插入門(mén)控結(jié)構(gòu)的電路節(jié)點(diǎn)，并且選擇與門(mén)或者或門(mén)進(jìn)行插入操作。具體的語(yǔ)法是：

在這一命令中的total_percentage_gating的數(shù)值可以根據(jù)需求可以選擇門(mén)控結(jié)構(gòu)的替換比率，越大的替換率對(duì)于動(dòng)態(tài)的功耗優(yōu)化效果越明顯，但同時(shí)額外增加的邏輯單元數(shù)量越多，若要保持芯片面積不變，可能會(huì)出現(xiàn)布線擁塞的問(wèn)題。

通過(guò)report_scan_suppress_toggling可以報(bào)出具體的門(mén)控信息，折中考慮功耗與布線擁塞的問(wèn)題，并且多次嘗試得到滿意的結(jié)果。

4 實(shí)踐結(jié)果分析

將以上提出的門(mén)控掃描時(shí)鐘方法和門(mén)控組合邏輯方法相結(jié)合的測(cè)試方案應(yīng)用于一款基于SMIC 0.18 μm logic Mixed-Signal工藝的電力線載波通信芯片的掃描測(cè)試設(shè)計(jì)，此芯片約20萬(wàn)門(mén)，共3條掃描鏈。使用的工具為Synopsys的DFT Compiler和IC Com?piler。通過(guò)門(mén)控結(jié)構(gòu)的應(yīng)用，掃描t測(cè)試整體功耗得到顯著降低，尤其是掃描移位過(guò)程的功耗發(fā)生了巨大的變化。優(yōu)化后芯片的整體參數(shù)如表1所示。

表1 優(yōu)化結(jié)果

時(shí)間成本：采用門(mén)控掃描時(shí)鐘方法不會(huì)增加測(cè)試時(shí)間。由于Scan_Clk/2’和Scan_Clk/2都與系統(tǒng)時(shí)鐘同步，在掃描操作的時(shí)候，具有相同的時(shí)鐘頻率，都是測(cè)試時(shí)鐘的一半，而且由于它們的相位差為半個(gè)測(cè)試時(shí)鐘周期，因此在兩個(gè)測(cè)試時(shí)鐘周期內(nèi)，共有兩個(gè)的測(cè)試位被移入掃描鏈。這與傳統(tǒng)掃描路徑設(shè)計(jì)中每個(gè)測(cè)試時(shí)鐘周期移入一個(gè)測(cè)試位，掃描移位時(shí)間是等同的。并且在捕獲模式下，用的是系統(tǒng)測(cè)試時(shí)鐘，也沒(méi)有增加捕獲時(shí)間。采用門(mén)控組合邏輯方法也不會(huì)增加測(cè)試時(shí)間，是因?yàn)樵摲椒ㄊ菍?duì)組合邏輯進(jìn)行調(diào)整，沒(méi)有影響到掃描時(shí)序路徑。因此，門(mén)控掃描測(cè)試方案的測(cè)試時(shí)間等于傳統(tǒng)掃描測(cè)試方案的測(cè)試時(shí)間。

布線成本：采用門(mén)控掃描時(shí)鐘方法增加了掃描時(shí)鐘產(chǎn)生模塊和多路選擇器。掃描時(shí)鐘產(chǎn)生模塊可以由1個(gè)D觸發(fā)器和4個(gè)邏輯門(mén)組成，而1個(gè)D觸發(fā)器由10個(gè)門(mén)組成，1個(gè)多路選擇器由4個(gè)門(mén)組成。增加的門(mén)數(shù)和整個(gè)芯片的門(mén)數(shù)相比是微不足道的。采用門(mén)控組合邏輯方法，在一些觸發(fā)器的Q端增加門(mén)控電路，即1個(gè)與門(mén)或者或門(mén)，折中考慮后本設(shè)計(jì)把total_percentage_gating的數(shù)值設(shè)為25%，增加了約1 260 gates。因此，增加的總的邏輯門(mén)約占總的數(shù)字邏輯門(mén)的0.38%，在保持芯片面積不變的情況下，導(dǎo)致布線資源占有量有所增加，布線擁塞情況如圖6所示。從圖6可以看出增加的布線資源占有量并未導(dǎo)致布線擁塞區(qū)域嚴(yán)重惡化，對(duì)芯片的后期設(shè)計(jì)影響并不嚴(yán)重。

圖6 布線擁塞圖

功耗方面：由于掃描測(cè)試的功耗可以近似看成平均分布于各個(gè)測(cè)試周期，因此隨機(jī)選擇幾個(gè)周期進(jìn)行比較。從圖7功耗仿真波形圖可以看出，采用門(mén)控掃描時(shí)鐘方法，平均功耗從121.1 mW降為88.2 mW，降低了27.2%；然后采用門(mén)控組合邏輯方法，總的平均功耗從121.1 mW最終降為75.9 mW，共降低了37.3%，驗(yàn)證了門(mén)控掃描時(shí)鐘方法和門(mén)控組合邏輯方法的可行性和正確性。

圖7 功耗波形圖

5 結(jié)論

本文提出了將門(mén)控掃描時(shí)鐘方法和門(mén)控組合邏輯方法相結(jié)合的測(cè)試方案來(lái)降低芯片測(cè)試功耗，詳細(xì)地闡述了該測(cè)試方案的原理，并成功應(yīng)用于一款電力線載波通信芯片的可測(cè)性設(shè)計(jì)中。通過(guò)對(duì)比測(cè)試結(jié)果表明，該方案在不降低測(cè)試覆蓋率、不增加測(cè)試時(shí)間的情況下，能夠取得很好的功耗優(yōu)化效果，可移植性強(qiáng)，可以高效地應(yīng)用于多種芯片的掃描測(cè)試設(shè)計(jì)中。

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祝雪菲（1991-）漢，河北人，現(xiàn)在北京工業(yè)大學(xué)碩士研究生，主要研究方向?yàn)閿?shù)模混合集成電路設(shè)計(jì)，zhuxuefei1991@163.com；

張萬(wàn)榮（1964-）男，河北人，教授，博士生導(dǎo)師，研究方向?yàn)镽F器件與RFIC、微電子器件與集成電路可靠性研究，wrzhang@bjut.edu.cn。