高新平

(中國電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081)

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高速數(shù)據(jù)采集傳輸系統(tǒng)的設(shè)計與實(shí)現(xiàn)

高新平

(中國電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081)

摘要為了應(yīng)付電子戰(zhàn)復(fù)雜電磁環(huán)境，具有寬的輸入帶寬是數(shù)字偵察接收機(jī)應(yīng)當(dāng)滿足的必備條件之一。輸入帶寬越寬，則采樣速率和輸出的數(shù)據(jù)率也越高。圍繞寬帶數(shù)字偵察接收機(jī)的2個主要環(huán)節(jié)即高速ADC采集和數(shù)據(jù)傳輸，提出并實(shí)現(xiàn)了基于高速采樣器、大規(guī)模 FPGA和萬兆以太網(wǎng)的高速數(shù)據(jù)采集傳輸方案。該方案有效地解決了采樣率高達(dá)5 Gsps的A/D采樣和高流量采樣數(shù)據(jù)實(shí)時傳輸問題。在遠(yuǎn)程監(jiān)控終端的控制下，系統(tǒng)完成高速數(shù)據(jù)采集和傳輸，具有高度的靈活性和可擴(kuò)展空間。

關(guān)鍵詞高速采樣器；FPGA IP核；萬兆以太網(wǎng)；高速數(shù)據(jù)采集傳輸

0引言

為了適應(yīng)電子戰(zhàn)日益復(fù)雜的電磁信號環(huán)境，對數(shù)字偵察接收機(jī)的輸入帶寬要求越來越寬。這是由于偵察接收是非協(xié)作偵收，偵收之前并不確定輻射源的頻率﹑帶寬及持續(xù)時間等信息。寬開輸入可以降低系統(tǒng)的響應(yīng)時間﹑增大截獲概率﹑提高對復(fù)雜信號的接收處理能力[1]。而根據(jù)奈奎斯特采樣定理和帶通信號采樣理論[2]，采樣速率至少是信號帶寬的2倍，所以寬帶偵察接收機(jī)對采樣速率的要求也越來越高。

根據(jù)寬帶偵察接收機(jī)的需要，提出了一種基于高速采樣器和大規(guī)模FPGA實(shí)現(xiàn)的高速數(shù)據(jù)采集傳輸系統(tǒng)設(shè)計方案，實(shí)現(xiàn)了采樣率高達(dá)5 Gsps、采樣位寬10 bit的A/D采樣并保證高流量采樣數(shù)據(jù)實(shí)時可靠傳輸。

1高速數(shù)據(jù)采集傳輸系統(tǒng)總體方案

本設(shè)計基于高速采樣器EV10AQ190、大規(guī)模FPGA XC6VSX315T和萬兆以太網(wǎng)，主要實(shí)現(xiàn)了采樣速率為5 Gsps的高速數(shù)據(jù)采集、數(shù)據(jù)接收、降速處理及數(shù)據(jù)的實(shí)時傳輸?shù)裙δ堋?/p>

高速數(shù)據(jù)采集：數(shù)據(jù)采集以高速采樣器EV10AQ190為核心，采用精確的時鐘相位控制技術(shù)，實(shí)現(xiàn)單通道5 Gsps，轉(zhuǎn)換位數(shù)10 bit的高速采樣，能夠完成輸入帶寬達(dá)3.2 GHz的模數(shù)變換。

數(shù)據(jù)接收及降速處理：數(shù)據(jù)接收及降速處理以大規(guī)模FPGA XC6VSX315T為核心，利用輸入串并轉(zhuǎn)換邏輯資源和輸入延遲單元，實(shí)現(xiàn)采樣數(shù)據(jù)的可靠接受和降速處理。

數(shù)據(jù)傳輸：數(shù)據(jù)傳輸是以萬兆以太網(wǎng)為核心，將降速后的數(shù)據(jù)組幀和打包處理后通過萬兆以太網(wǎng)實(shí)時輸出。

高速數(shù)據(jù)采集傳輸系統(tǒng)原理如圖1所示。

圖1　高速數(shù)據(jù)采集傳輸系統(tǒng)原理

2高速數(shù)據(jù)采集傳輸系統(tǒng)設(shè)計

高速數(shù)據(jù)采集傳輸系統(tǒng)設(shè)計主要分為高速數(shù)據(jù)采集設(shè)計、時鐘設(shè)計、萬兆以太網(wǎng)設(shè)計、電源設(shè)計及FPGA軟件設(shè)計。

2.1　高速數(shù)據(jù)采集設(shè)計

ADC選用EV10AQ190，可支持四通道最高采樣率1.25 Gsps或二通道最高采樣率2.5 Gsps或單通道最高采樣率5 Gsps的數(shù)據(jù)采集。本設(shè)計采用單通道5 Gsps模式。采樣結(jié)果分別由A、B、C及D四個端口共同輸出，每個端口10 bit數(shù)據(jù)輸出，速率為1.25 Gsps。4路高速數(shù)據(jù)送入FPGA后，進(jìn)行進(jìn)一步降速處理，高速數(shù)據(jù)采集部分硬件圖如圖2所示。

設(shè)計中利用FPGA產(chǎn)生SPI總線控制ADC，通過控制增益、偏移和相位等優(yōu)化采樣性能，同時控制FPGA的工作模式和帶寬以適應(yīng)不同工作場合的需要，運(yùn)用非常靈活[3]。

在高速數(shù)據(jù)采集模塊設(shè)計中，由于采樣器工作的頻率非常高，所以對PCB走線中部分關(guān)鍵信號進(jìn)行了信號完整性仿真。仿真軟件用的是HYPERLYNX8.0。仿真中通過對疊層分布﹑線寬和線間距的控制進(jìn)行信號完整性分析，最后按照最優(yōu)仿真結(jié)果對PCB設(shè)計。

2.2　時鐘設(shè)計

采樣時鐘由頻率綜合器提供，系統(tǒng)控制器通過SPI總線對頻率綜合器進(jìn)行配置，以實(shí)現(xiàn)對不同采樣率的要求。頻率綜合器可以提供25~30 00 MHz的時鐘頻率。

其他所用時鐘由2片AD9523來提供，其中需要為FPGA提供6路頻率為156.25 MHz的參考時鐘，為BCM8725提供6路156.25 MHz的參考時鐘，為千兆PHY芯片提供25 MHz時鐘等。

2.3　萬兆以太網(wǎng)設(shè)計

10 GbE以太網(wǎng)采用MAC加PHY加光纖模塊的結(jié)構(gòu)進(jìn)行設(shè)計。MAC用FPGA的IP核實(shí)現(xiàn)。PHY采用專用芯片(BCM8725)，完成萬兆以太網(wǎng)物理層的各項功能。BCM8725和FPGA之間有2組互相獨(dú)立的XAUI接口，每個XAUI接口包含4個lanes差分通道，每個通道的速率為3.125 Gbps[4]。在本設(shè)計中PHY芯片使用LAN PHY模式，數(shù)據(jù)有效傳輸速率為10 Gbps；一共有6組XAUI接口和FPGA相連，能夠?qū)崿F(xiàn)6路萬兆以太網(wǎng)同時傳輸，有效數(shù)據(jù)傳輸速率最高達(dá)60 Gbps。

2.4　電源設(shè)計

設(shè)備使用220 V交流電供電，通過電源模塊產(chǎn)生+12 V直流電源給板卡直接供電，板卡內(nèi)部生成所需各種電源，同時在電源設(shè)計中加了濾波和去耦等。

2.5　FPGA軟件設(shè)計

FPGA是實(shí)現(xiàn)高速數(shù)據(jù)采集和傳輸?shù)暮诵牟糠?，主要完成AD采樣時序校正及數(shù)據(jù)降速預(yù)處理、采樣數(shù)據(jù)組幀處理和萬兆以太網(wǎng)MAC層接口實(shí)現(xiàn)等功能。

2.5.1AD采樣時序校正及數(shù)據(jù)降速處理

采樣器EV10AQ190采用雙沿采樣模式，并且同步時鐘工作在DDR模式，所以當(dāng)采樣率為5 Gsps時，采樣器內(nèi)部首先將采樣數(shù)據(jù)分成4路輸出，每路數(shù)據(jù)速率為1.25 Gbps，這樣進(jìn)入FPGA的隨路時鐘就高達(dá)625 MHz，就FPGA而言，625 MHz對時序要求近乎苛刻，所以為了有效的進(jìn)行數(shù)據(jù)處理，必須進(jìn)行降速，從而使時鐘能夠滿足FPGA時序電路要求。

數(shù)據(jù)的降速處理主要通過ISERDES模塊完成，它是專用的串并轉(zhuǎn)換器，具有專門用來幫助實(shí)現(xiàn)高速源同步應(yīng)用的特定時鐘控制和邏輯功能。

一個ISERDES模塊最多可以支持6個數(shù)據(jù)位，即1∶6解串，構(gòu)建大于1∶6的串并轉(zhuǎn)換器需要用2個ISERDES模塊。每個I/O模塊中有一主一從2個ISERDES模塊。通過將主ISERDES的SHIFTOUT端口連接到從ISERDES的SHIFTIN端口，可以將串并轉(zhuǎn)換器最大擴(kuò)展到1∶10(DDR)[5]。在ISERDES模塊中需要用到2個時鐘[6]：一個是高速輸入時鐘(CLK)，用來對輸入串行數(shù)據(jù)流進(jìn)行時鐘控制；另外一個是分頻時鐘輸入(CLKDIV)，用來驅(qū)動串并轉(zhuǎn)換器，其通常是CLK的一個分頻版本。在本設(shè)計中，使用串并轉(zhuǎn)換器將數(shù)據(jù)擴(kuò)展到1∶8，高速輸入時鐘為625 MHz，輸入的串行數(shù)據(jù)速率為1.25 Gbps，經(jīng)過降速后將1路串行數(shù)據(jù)分成8路，每路的數(shù)據(jù)速率和時鐘速率都為156.25 MHz。

由于進(jìn)入FPGA的數(shù)據(jù)速率非常高，所以很有可能時序不穩(wěn)定，經(jīng)過FPGA后得到的采樣數(shù)據(jù)會出現(xiàn)毛刺，在實(shí)際的調(diào)試過程中也的確存在這個問題。在本設(shè)計中是通過采樣時序校正來解決這個問題。采樣時序校正處理如圖3所示。

圖3　采樣時序校正處理

采樣器設(shè)置為測試模式，使其不斷的發(fā)送固定循環(huán)數(shù)據(jù)，DSP對IODELAY的延遲進(jìn)行控制，將最后得到的采樣數(shù)據(jù)和正確數(shù)據(jù)進(jìn)行比對，并將結(jié)果返回給DSP，最后DSP挑出滿足時序的配置對IODELAY進(jìn)行配置。

2.5.2采樣數(shù)據(jù)組幀處理

采樣數(shù)據(jù)降速處理之后，需要將采樣數(shù)據(jù)按照MAC層要求的輸入格式組幀，一幀數(shù)據(jù)包括目地地址、源地址、數(shù)據(jù)類型、采樣數(shù)據(jù)[7]和時標(biāo)；在FPGA中的實(shí)現(xiàn)流程為：將采樣數(shù)據(jù)緩存到FIFO中，當(dāng)數(shù)據(jù)量達(dá)到所設(shè)定的值時將數(shù)據(jù)讀出，并在采樣數(shù)據(jù)之前加上目的地址、源地址、數(shù)據(jù)類型和時標(biāo)。加上時標(biāo)之后解決了多路數(shù)據(jù)間的同步問題，為接收端還原采樣數(shù)據(jù)提供依據(jù)。數(shù)據(jù)輸出的同時產(chǎn)生一幀數(shù)據(jù)相對應(yīng)的起始標(biāo)志，數(shù)據(jù)結(jié)束標(biāo)志和數(shù)據(jù)有效標(biāo)志。

2.5.3萬兆以太網(wǎng)MAC層接口設(shè)計

設(shè)計中萬兆以太網(wǎng)整個MAC層以及相對應(yīng)的輸入輸出接口都是在FPGA中實(shí)現(xiàn)[8]，實(shí)現(xiàn)框圖如圖4所示。數(shù)據(jù)的處理流程為：將組幀數(shù)據(jù)送入數(shù)據(jù)控制模塊進(jìn)行流量的控制，數(shù)據(jù)流量控制模塊主要是對輸入幀數(shù)據(jù)流進(jìn)行緩存，并對幀速率進(jìn)行控制，即當(dāng)輸入數(shù)據(jù)速率大于以太網(wǎng)接收的速率它就會進(jìn)行丟幀處理[9]，以確保以太網(wǎng)數(shù)據(jù)發(fā)送正常；再將數(shù)據(jù)送入MAC核進(jìn)行幀的封裝、解封、地址匹配、保證最小最大的長度、CRC校驗[10]等；最后通過XAUI核進(jìn)行MAC核接口和PHY接口的轉(zhuǎn)換，將數(shù)據(jù)送入PHY模塊。

圖4　10GbE MAC層接口設(shè)計

3系統(tǒng)測試

在本系統(tǒng)中主要測試了萬兆以太網(wǎng)傳輸?shù)恼`碼率和采樣器的無雜散動態(tài)范圍這兩項性能。

萬兆以太網(wǎng)傳輸誤碼率測試的方法是通過萬兆以太網(wǎng)不斷循環(huán)發(fā)送一組已知數(shù)據(jù)，在接收端對接收數(shù)據(jù)進(jìn)行分析測試，測試結(jié)果：在傳輸數(shù)據(jù)速率小于8.4 Gbps時，沒有發(fā)現(xiàn)丟數(shù)據(jù)幀的現(xiàn)象，數(shù)據(jù)的誤碼率為0，滿足系統(tǒng)要求。

采樣器的無雜散動態(tài)范圍測試的方法是在采樣率為5 Gsps、輸入分別為620 MHz和1 200 MHz單音信號(按照采樣器數(shù)據(jù)手冊中的說明選擇的輸入頻點(diǎn))時進(jìn)行測試。最后經(jīng)過高速數(shù)據(jù)采集與傳輸系統(tǒng)輸出的采樣數(shù)據(jù)頻域圖如圖5所示。

圖5　輸出采樣數(shù)據(jù)頻域

從采樣數(shù)據(jù)頻域圖可知，當(dāng)采樣率為5 Gsps、輸入單音信號為620 MHz時，SFDR達(dá)到54.58 dBc，滿足系統(tǒng)大于53 dBc的要求; 當(dāng)采樣率為5 Gsps、輸入單音信號為1 200 MHz時，SFDR達(dá)到50.23 dBc，滿足系統(tǒng)大于50 dBc的要求。

綜合以上2項測試，高速數(shù)據(jù)采集傳輸系統(tǒng)能夠滿足系統(tǒng)指標(biāo)要求。

4結(jié)束語

高速數(shù)據(jù)采集傳輸系統(tǒng)的高達(dá)5 Gsps的采樣率為大寬帶采樣甚至射頻直采奠定了基礎(chǔ)，同時系統(tǒng)采用了萬兆以太網(wǎng)進(jìn)行數(shù)據(jù)傳輸，使得傳輸速率快、傳輸距離遠(yuǎn)、傳輸可靠性高，具有較大的應(yīng)用價值。系統(tǒng)僅包括高速數(shù)據(jù)采集傳輸板、頻率綜合器和電源模塊3個部分，整個系統(tǒng)關(guān)鍵技術(shù)都集中在大規(guī)模FPGA中實(shí)現(xiàn)，這樣不僅降低了設(shè)計難度，而且減少其他芯片的數(shù)量，使得設(shè)計成本和整個系統(tǒng)的功耗都大為降低，為以后工程應(yīng)用打下了良好的基礎(chǔ)。

參考文獻(xiàn)

[1]TSUI J.寬帶數(shù)字接收機(jī)[M].北京：電子工業(yè)出版社,2002.

[2]楊小牛，樓才義.軟件無線電原理與應(yīng)用[M].北京：電子工業(yè)出版社,2001.

[3]劉麗格，李天保，石鑫剛.一種板間高速傳輸系統(tǒng)的設(shè)計與實(shí)現(xiàn)[J].無線電通信技術(shù),2011,37(4)：53-55.

[4]苗澎，王志功. 萬兆以太網(wǎng)物理層技術(shù)[J].電路與系統(tǒng)學(xué)報,2010,11(2)：12-13.

[5]黃擘.多通道高速串行LVDS信號解串器設(shè)計[J].信息技術(shù),2012(8)：161-163.

[6]屈超.多通道ADC的高速接口設(shè)計[J].無線電通信技術(shù),2013,39(3)：76-78.

[7]劉冀川，李冬梅. 萬兆以太網(wǎng)技術(shù)的研究與實(shí)現(xiàn)[J].無線電工程,2012,42(12)：7-9.

[8]馬騰飛，吳志勇，李增. 基于XAUI協(xié)議的10Gb/s光纖通信系統(tǒng)[J].計算機(jī)工程,2010,36(17)：264-265.

[9]劉昭，蘇厲，金德鵬. 10G以太網(wǎng)系統(tǒng)中的并行CRC編解碼器的設(shè)計[J].電子技術(shù)應(yīng)用,2004(4)：47-50.

[10]張友亮，劉志軍，馬成海. 萬兆以太網(wǎng)MAC層控制器的FPGA設(shè)計與實(shí)現(xiàn)[J].計算機(jī)工程與應(yīng)用,2012,48(6)：77-79.

高新平女,(1985—)，工程師。主要研究方向：數(shù)字信號處理、高速電路設(shè)計。

Design and Implementation of High Speed Data

Acquisition and Transfer System

GAO Xin-ping

(The54thResearchInstituteofCETC,ShijiazhuangHebei050081,China)

AbstractTo be adapted to the complicated electromagnetic environment of electronic warfare,digital reconnaissance receivers must have wide bandwidth.The wider the bandwidth is,the higher sampling rate and output rate are required[1].On the two topics of wideband digital reconnaissance receiver,that is,high rate sampling and high speed data transfer,the paper proposes and implements a high speed data acquisition and transfer system based on high speed ADC,FPGA and 10Gb Ethernet.The system solves the problem of high rate sampling and high speed data transfer effectively.Finally,under the control of a remote monitoring terminal,the system completes high speed data acquisition and transfer successfully,which shows its good extensibility and flexibility.

Key wordshigh speed ADC; FPGA IP Core; 10Gb Ethernet; high speed data acquisition and transfer

作者簡介

基金項目：國家部委基金資助項目。

收稿日期：2015-03-06

中圖分類號TN919.3

文獻(xiàn)標(biāo)識碼A

文章編號1003-3106(2015)06-0041-03

doi:10.3969/j.issn.1003-3106.2015.06.12

引用格式：高新平.高速數(shù)據(jù)采集傳輸系統(tǒng)的設(shè)計與實(shí)現(xiàn)[J].無線電工程，2015，45(6)：41-43,54.