姜 偉，張其笑，胡玉青，張炎峰

（蘇州大學(xué) 城市軌道交通學(xué)院，江蘇 蘇州 215000）

閃速存儲(chǔ)器（Flash memory），簡(jiǎn)稱閃存，是目前最先進(jìn)的存儲(chǔ)技術(shù)。目前，單塊集成電路芯片上可以集成容量為幾十GB的閃存，存儲(chǔ)單元的面積已經(jīng)減小到0.0025μm2，工藝節(jié)點(diǎn)也已下降到25 nm[1]。閃存具有的非易失、抗震和低功耗等特性使其廣泛應(yīng)用于各種存儲(chǔ)系統(tǒng)中[2]（手機(jī)、音樂(lè)播放器、相機(jī)等）。閃存的基本存儲(chǔ)單元為一個(gè)堆疊柵晶體管，包括用于存儲(chǔ)電荷的浮柵（floating gate）以及用于連接字線的控制柵（control gate），通過(guò)字線給控制柵施加一定的電壓就可以對(duì)每個(gè)存儲(chǔ)單元進(jìn)行編程、擦除或讀取。在對(duì)閃存進(jìn)行編程和擦除的過(guò)程中常常需要用到高壓，而字線驅(qū)動(dòng)電路的作用就是要確保高電壓能夠正確地施加到存儲(chǔ)單元的控制柵上。隨著晶體管尺寸越來(lái)越小以及高電壓對(duì)晶體管性能的退化作用，字線驅(qū)動(dòng)電路將面臨嚴(yán)峻的可靠性問(wèn)題。本文分析了傳統(tǒng)電平轉(zhuǎn)換電路中存在的不足，提出了一種高可靠性的能夠同時(shí)驅(qū)動(dòng)正負(fù)高壓的字線驅(qū)動(dòng)電路，解決了傳統(tǒng)結(jié)構(gòu)中存在的電壓競(jìng)爭(zhēng)問(wèn)題，同時(shí)提升了電路的帶負(fù)載能力。

1 存儲(chǔ)單元結(jié)構(gòu)和擦寫機(jī)制

閃存存儲(chǔ)單元如圖1所示，包括兩個(gè)柵極：最上面是控制柵，用于施加適當(dāng)?shù)墓ぷ麟妷?；?nèi)部是浮柵，用于存儲(chǔ)電荷。通過(guò)電子注入浮柵，改變存儲(chǔ)單元閾值電壓來(lái)實(shí)現(xiàn)0/1的存儲(chǔ)。閾值電壓的變化可以用一個(gè)簡(jiǎn)單的等式來(lái)說(shuō)明[3]：

其中，VT0是浮柵中沒(méi)有電子時(shí)的閾值電壓，Q是浮柵中總的電荷量，CFC是浮柵與控制柵之間的耦合電容。這樣，存儲(chǔ)單元就可以形成兩種不同的邏輯狀態(tài)，通過(guò)施加合適的讀取電壓Vread就可以被靈敏放大器準(zhǔn)確地讀出存儲(chǔ)信息。

用于改變浮柵中的電荷的物理機(jī)制通常有以下兩種：熱電子注入（HCI）和Fowler-Nordheim隧穿[4]。擦除操作是在特定的電壓偏置條件下將電子注入浮柵，需要注意的是，擦除操作是在同一個(gè)扇區(qū)上的所有存儲(chǔ)單元中同時(shí)進(jìn)行，而不是對(duì)特定的存儲(chǔ)單元進(jìn)行擦除。擦除完成后，存儲(chǔ)單元的閾值電壓升高。例如，通過(guò)FN隧穿效應(yīng)進(jìn)行擦除時(shí)，在控制柵上施加正高壓，漏極接地，源極浮置。編程操作是在特定的電壓偏置條件下使電荷脫離浮柵。例如，使用FN隧穿效應(yīng)進(jìn)行編程時(shí)，施加與擦除操作極性相反的電壓：在控制柵上施加負(fù)高壓。編程完成后，存儲(chǔ)單元的閾值電壓降低。兩個(gè)閾值電壓之間的差值稱為閾值電壓窗口。

圖1 閃存存儲(chǔ)單元與其轉(zhuǎn)移特性曲線Fig.1 Flash memory cell and its transfer characteristic curve

2 字線驅(qū)動(dòng)電路設(shè)計(jì)分析

通常，在編程和擦除時(shí)需要在字線上分別施加負(fù)高壓和正高壓，這就需要進(jìn)行低電壓與高電壓之間的轉(zhuǎn)換。實(shí)現(xiàn)這種功能的典型電路被稱為電平轉(zhuǎn)換電路。對(duì)于閃存電路來(lái)說(shuō)，連接字線的電平轉(zhuǎn)換電路就稱為字線驅(qū)動(dòng)電路[5]。

2.1 傳統(tǒng)電平轉(zhuǎn)換電路分析

傳統(tǒng)的電平轉(zhuǎn)換電路如圖2所示，包括一個(gè)用于提供互補(bǔ)輸入信號(hào)的反向器INV，兩個(gè)交叉耦合的PMOS管MP1和MP2以及兩個(gè)NMOS管MN1和MN2。電平轉(zhuǎn)換電路的工作方式如下所述：當(dāng)輸入端IN輸入低電平vss時(shí)，通過(guò)反相器INV后，晶體管MN2的柵極為電源電壓vdd，晶體管MN2導(dǎo)通，輸出端OUT被拉到低電平vss，使得晶體管MP1也導(dǎo)通。從而晶體管MP2的柵極電壓（OUTb）被上拉到正高壓vpp，致使晶體管MP2關(guān)斷。因此，輸出端OUT輸出低電平vss。同理，當(dāng)輸入端IN輸入高電平vdd時(shí)，OUTb端輸出低電平vss，而OUT端輸出正高壓vpp。

圖2 傳統(tǒng)的電平轉(zhuǎn)換電路Fig.2 The conventional level shifter

輸入端IN由低電平vss翻轉(zhuǎn)到高電平vdd的過(guò)程中，有一小段時(shí)間晶體管MP1與晶體管MN1是同時(shí)打開(kāi)的，這時(shí)，輸出端OUTb的電壓是由MP1與MN1的導(dǎo)通電阻決定的[6]。因此，考慮到工藝偏差，必須精確設(shè)計(jì)MOS管的寬長(zhǎng)比，減小PMOS管的尺寸保證導(dǎo)通電阻足夠大，否則電路可能無(wú)法正常工作，影響電路可靠性。但如果PMOS管尺寸過(guò)小，又會(huì)導(dǎo)致對(duì)后級(jí)電路的驅(qū)動(dòng)能力下降。所以，傳統(tǒng)的電平轉(zhuǎn)換電路存在著可靠性和驅(qū)動(dòng)能力的權(quán)衡問(wèn)題。

2.2 新型字線驅(qū)動(dòng)電路設(shè)計(jì)

對(duì)閃存進(jìn)行編程或擦除時(shí)，分別會(huì)用到負(fù)高壓或正高壓，傳統(tǒng)的電平轉(zhuǎn)換電路只能提供正壓之間的切換功能。針對(duì)閃存電路的特殊性以及傳統(tǒng)電平轉(zhuǎn)換電路中存在的嚴(yán)峻的可靠性問(wèn)題，本文提出了一種能夠同時(shí)轉(zhuǎn)換正高壓與負(fù)高壓的高可靠性的字線驅(qū)動(dòng)電路，如圖3所示。其中，MP1和MP2是高壓PMOS管；MN1-MN4為三阱工藝的NMOS管，如圖4所示，用于引入負(fù)壓；CL是負(fù)載電容。VPPWL與VNNWL可以是電荷泵電路的輸出電壓，也可以是來(lái)自外部輸入的正負(fù)高壓。VWELL是n阱電壓，AD是地址信號(hào)而ERASE是擦除/編程控制信號(hào)。

圖3 改進(jìn)的字線驅(qū)動(dòng)電路Fig.3 The improved word line driver circuit

圖4 三阱工藝NMOS管Fig.4 Triple-well NMOS

對(duì)閃存進(jìn)行編程時(shí)，控制信號(hào)ERASE為低電平vss，n阱偏置VWELL接高電平vdd，正高壓輸入端VPPWL接高電平vdd，負(fù)高壓輸入端VNNWL首先接低電平vss，地址信號(hào)AD變?yōu)楦唠娖絭dd選中對(duì)應(yīng)字線；反向器I2輸出高電平vdd，使得MP2關(guān)斷；由于ERASE接低電平，所以MP1開(kāi)啟，使得節(jié)點(diǎn)SGB（MN4的柵極）維持在高電平，致使MN4導(dǎo)通，輸出端OUT（MN3的柵極）首先通過(guò)MN4被拉低到低電平vss；隨后VNNWL接入編程所需的負(fù)高壓vnn，輸出端OUT通過(guò)MN4就被充電到負(fù)高壓vnn用于編程操作。MN1與MN2起到穩(wěn)定MN4柵極電壓的作用，地址信號(hào)選定后，MN1與MN2的柵極都為低電平vss，同時(shí)關(guān)斷，這樣MN4的柵極就能被穩(wěn)定在高電平vdd，而MN3的柵極OUT通過(guò)MN4放電到低電平vss，當(dāng)負(fù)高壓vnn到來(lái)時(shí)，OUT端迅速拉低，使得MN3管維持關(guān)斷狀態(tài)。MN1與MN2有效隔離了SGB節(jié)點(diǎn)（MN4的柵極）與下拉通路，解決了在負(fù)高壓vnn到來(lái)后MN3與MN4的漏極電壓競(jìng)爭(zhēng)問(wèn)題，提高了電路可靠性。另外，通過(guò)合理設(shè)計(jì)MN4管的尺寸，能夠有效提升電路帶負(fù)載能力。

對(duì)閃存進(jìn)行擦除時(shí)，控制信號(hào)ERASE為高電平vdd，負(fù)高壓輸入端VNNWL接低電平vss，n阱偏置VWELL接正高壓vpp，正高壓輸入端VPPWL接正高壓vpp。通常閃存都是同一扇區(qū)一起擦除，所以同一扇區(qū)內(nèi)地址信號(hào)都為高電平vdd，此時(shí)反向器I2也輸出高電平vdd，使得MP2導(dǎo)通，OUT輸出正高壓vpp用于擦除操作。為了提高電路的帶負(fù)載能力，必須加大MN4管的尺寸，這時(shí)就存在一個(gè)可觀的柵漏耦合電容，MN4的柵極電壓會(huì)被拉高，使MN4導(dǎo)通，OUT端輸出的正高壓vpp就會(huì)泄露并造成很大的漏電流。這里的解決措施是通過(guò)MN2和MN3的下拉通路對(duì)SGB節(jié)點(diǎn)（MN4的柵極）放電到低電平vss，使MN4保持關(guān)斷狀態(tài)，輸出端OUT輸出穩(wěn)定的正高壓vpp，提高了電路可靠性。

3 電路仿真結(jié)果分析

本設(shè)計(jì)基于SMIC 0.18μm浮柵工藝，正常工作電壓vdd為1.8 V，低電平 vss為 0 V，負(fù)高壓 vnn為-7 V，正高壓 vpp為+7 V。地址信號(hào)的上升時(shí)間和下降時(shí)間都為0.1 ns，為了模擬真實(shí)編程/擦除周期時(shí)正負(fù)高壓的施加情形，規(guī)定正負(fù)高壓的建立時(shí)間為10 ns，用Hspice對(duì)圖3所示電路進(jìn)行仿真。晶體管尺寸如表1所示。

表1 晶體管尺寸Tab.1 The size of transistors

圖5為編程狀態(tài)下各電壓波形圖，其中負(fù)載電容為1 pF。如圖所示，OUT端電壓隨著vnn的下降而降低，最終穩(wěn)定在編程所需的-7 V電壓。擦除電壓波形跟編程電壓波形只是最終輸出電壓OUT的極性不同，為+7 V，在此就不再累述。表2為編程狀態(tài)下字線驅(qū)動(dòng)電路的帶負(fù)載能力[7-8]，從表中可以看出，本設(shè)計(jì)具有較強(qiáng)的負(fù)載驅(qū)動(dòng)能力，驅(qū)動(dòng)3 pF的大負(fù)載時(shí)，傳輸延時(shí)也只有1.919 ns，相對(duì)于μs級(jí)的編程周期來(lái)說(shuō)，可以忽略不計(jì)。

圖5 編程狀態(tài)下字線驅(qū)動(dòng)電路電壓波形圖Fig.5 Waveforms for word line driver during program state

4 結(jié) 論

文中基于SMIC 0.18μm浮柵工藝提出了一種新型字線驅(qū)動(dòng)電路，適用于閃存，其主要特點(diǎn)是采用隔離穩(wěn)壓技術(shù)，同時(shí)具備轉(zhuǎn)換正高壓和負(fù)高壓的功能。電路仿真結(jié)果表明，該電路克服了電平轉(zhuǎn)換電路中普通存在的電壓競(jìng)爭(zhēng)問(wèn)題，工作時(shí)穩(wěn)定可靠，并且具有較強(qiáng)的負(fù)載驅(qū)動(dòng)能力。

表2 字線驅(qū)動(dòng)電路的帶負(fù)載能力Tab.2 The ability of d riving capacitive loads for the p roposed word line driver

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