謝 鵬

（華中光電技術(shù)研究所 武漢光電國(guó)家實(shí)驗(yàn)室，湖北 武漢 430074）

0 引言

時(shí)間是當(dāng)今測(cè)量精度最高的基本物理量。隨著信息化時(shí)代的到來(lái)，高精度時(shí)間頻率已經(jīng)成為一個(gè)國(guó)家科技、經(jīng)濟(jì)、國(guó)防和社會(huì)生活中至關(guān)重要的參量，其應(yīng)用范圍涉及到國(guó)家諸多重要部門和各個(gè)領(lǐng)域，幾乎無(wú)所不及。高精度時(shí)間是軍事、電力、通信、交通等各行業(yè)系統(tǒng)運(yùn)行的安全保障，時(shí)間頻率的科學(xué)研究已成為國(guó)家信息化建設(shè)的重要科技支撐。

高精度時(shí)間基準(zhǔn)是通信、導(dǎo)航、電力、工業(yè)、商務(wù)以及國(guó)防建設(shè)等領(lǐng)域重要的基礎(chǔ)保障平臺(tái)之一，精確的時(shí)間同步需求也越來(lái)越廣泛，人們對(duì)時(shí)間和頻率基準(zhǔn)的精度提出了越來(lái)越高的要求。如何獲得高精度時(shí)間同步是保障各系統(tǒng)正?？煽窟\(yùn)行的關(guān)鍵。對(duì)于時(shí)間頻率用戶系統(tǒng)來(lái)說(shuō)，在利用各種技術(shù)手段獲得高精度、高可靠性時(shí)間頻率的同時(shí)，時(shí)頻用戶終端的體積、功耗等也成為更加關(guān)注的目標(biāo)。時(shí)頻設(shè)備要想獲得高可靠性，時(shí)間源的冗余備份是必要的手段之一，而時(shí)頻設(shè)備高精度指標(biāo)的實(shí)現(xiàn)又需要增大設(shè)備的體積和功耗。研制低功耗、小型化的時(shí)頻模塊，可以有效解決時(shí)間頻率用戶系統(tǒng)性能指標(biāo)與體積、功耗之間的矛盾，便于實(shí)現(xiàn)時(shí)間源的冗余備份，更大程度提高時(shí)頻設(shè)備的可靠性。

1 模塊硬件設(shè)計(jì)

時(shí)頻模塊通過(guò)接收外部提供的供電電源及時(shí)間基準(zhǔn)源，對(duì)內(nèi)部時(shí)間進(jìn)行校準(zhǔn)后，以串口、并口等接口形式向外輸出標(biāo)準(zhǔn)時(shí)間信息，同時(shí)輸出高準(zhǔn)確度的秒脈沖及頻率信息。該模塊在保持與我所現(xiàn)有時(shí)統(tǒng)設(shè)備相應(yīng)級(jí)別的精度指標(biāo)下，功耗與體積大大減小。

模塊以ARM 系列的微處理器和物理層網(wǎng)絡(luò)接口芯片等構(gòu)建嵌入式硬件平臺(tái)，在軟件層面實(shí)現(xiàn)基于微處理器和基于FPGA 的分頻控制程序設(shè)計(jì)，實(shí)現(xiàn)時(shí)間模塊的對(duì)時(shí)、守時(shí)、串口通訊及并口顯示功能。

低功耗小型化時(shí)頻模塊由頻率源及外圍電路、電平轉(zhuǎn)換電路、隔離電路、FPGA 和ARM 微處理器構(gòu)成的主控電路、電源電路等組成，如圖1 所示。該模塊將接收和解碼的GPS 時(shí)碼及秒信息譯碼為用戶所需要的各類時(shí)間信號(hào)。

圖1 模塊組成

模塊輸入接口：①供電電源DC5V，1 路；②時(shí)間基準(zhǔn)源時(shí)碼信息 （422），1 路；③時(shí)間基準(zhǔn)源秒脈沖信號(hào)（422），1 路。

模塊輸出接口： ①標(biāo)準(zhǔn)串口時(shí)碼信息（422），1 路；信號(hào)內(nèi)容：年、月、日、時(shí)、分、秒；數(shù)據(jù)更新率：4 次/秒；②標(biāo)準(zhǔn)秒脈沖信號(hào)（422），1 路；③并口時(shí)碼信息，1 路；信號(hào)內(nèi)容：年、月、日、時(shí)、分、秒；數(shù)據(jù)更新率：4 次/秒；④10MHz頻率信號(hào)，1 路。

模塊主要技術(shù)參數(shù)： ①同步精度： 優(yōu)于200ns；②守時(shí)精度： 優(yōu)于5ms/100day；③電源功耗： 不大于5W；④模塊體積：不大于（100×150×20）mm。

模塊頻率源選型： 當(dāng)前時(shí)頻設(shè)備通用的頻率源有溫補(bǔ)晶振（TCXO）、恒溫晶振（OCXO）、銣原子頻標(biāo)、銫原子鐘等等。其中恒溫晶振和原子頻標(biāo)頻率準(zhǔn)確度、老化率、溫度特性等指標(biāo)較好，但功耗較大；溫補(bǔ)晶振功耗、體積都較小，但頻率準(zhǔn)確度不足。需要選擇一種體積小、功耗低、性能指標(biāo)高的頻率基準(zhǔn)作為時(shí)頻模塊的時(shí)間源。通過(guò)調(diào)研國(guó)內(nèi)外多型晶振和原子頻標(biāo)，選定一種新型的芯片級(jí)原子鐘CSAC （Chip Scale Atomic Clock）作為頻率源。經(jīng)調(diào)整后的頻率輸出準(zhǔn)確度標(biāo)稱值可達(dá)±5×10-11，適合作為低功耗小型化時(shí)間模塊的頻率源。

CSAC 模塊的選取參考了來(lái)自儒科電子對(duì)CSAC 相關(guān)性能測(cè)試報(bào)告。以下為截取的部分測(cè)試報(bào)告內(nèi)容。測(cè)試采用了其公司自主研制的高性能GPS 同步時(shí)鐘——TG100 系統(tǒng)作為測(cè)試參考源，分別對(duì)CSAC 的10MHz 輸出和1PPS 相關(guān)指標(biāo)進(jìn)行了測(cè)試，并同其它銣鐘進(jìn)行了一個(gè)橫向比較。測(cè)試內(nèi)容包括CSAC 的10MHz 的頻率準(zhǔn)確度、短期穩(wěn)定性、相位噪聲，以及1PPS 信號(hào)的定時(shí)精度、鎖定頻率準(zhǔn)確度、保持穩(wěn)定性和24 小時(shí)保持等關(guān)鍵指標(biāo)。此外，還對(duì)CSAC 的鎖定時(shí)間和功耗進(jìn)行了測(cè)試。這里截取了部分報(bào)告如下：①開(kāi)機(jī)鎖定時(shí)間見(jiàn)表1；②開(kāi)機(jī)功耗見(jiàn)表2。測(cè)試的時(shí)候要求測(cè)試環(huán)境的溫度在25℃左右；③外觀及尺寸對(duì)比。如圖2 所示為CSAC 原子鐘外觀圖，圖示中硬幣為尺寸參考，CSAC 原子鐘體積不足銣鐘FE-5650A 的1/10，具體尺寸大小如表3 所示。

表1 開(kāi)機(jī)鎖定時(shí)間對(duì)比

表2 功耗對(duì)比

2 模塊軟件件設(shè)計(jì)

2.1 低功耗小型化時(shí)間模塊工作原理

圖2 CSAC 模塊俯視圖

時(shí)間模塊采用FPGA（EP3C25E144C7） 和ARM（STM32F107） 微處理器構(gòu)成主控電路。其中，F(xiàn)PGA主要用來(lái)完成時(shí)間的馴服、頻率源的倍頻、對(duì)基準(zhǔn)頻率源的誤差計(jì)算、并口時(shí)碼信號(hào)的輸出、標(biāo)準(zhǔn)秒信號(hào)及標(biāo)準(zhǔn)頻率信號(hào)的輸出等功能，ARM 微處理器主要完成時(shí)間基準(zhǔn)源時(shí)碼的解算、串口時(shí)碼信息的輸出、CSAC 頻率源的校準(zhǔn)及附加功能的實(shí)現(xiàn)等。如圖3 所示為時(shí)間模塊的信號(hào)流程圖。

表3 外形尺寸對(duì)比

圖3 信號(hào)流程圖

低功耗小型化時(shí)頻模塊利用FPGA 和ARM 微處理器構(gòu)成的主控電路實(shí)現(xiàn)以下功能： ①監(jiān)測(cè)頻率源的工作狀態(tài)。對(duì)頻率源的鎖定信號(hào)進(jìn)行實(shí)時(shí)監(jiān)測(cè)，確定其工作在正常狀態(tài)；②根據(jù)外部輸入的基準(zhǔn)秒信號(hào)對(duì)頻率源頻率進(jìn)行測(cè)頻運(yùn)。在進(jìn)行頻率源校準(zhǔn)期間，每秒對(duì)輸入秒信號(hào)和頻率源分頻出的同步輸出秒信號(hào)之間的相位進(jìn)行計(jì)算，并將計(jì)算所得差值實(shí)時(shí)發(fā)送給ARM 處理器；③根據(jù)測(cè)頻運(yùn)算處理的調(diào)頻值完成對(duì)頻率源的調(diào)頻工作。ARM 對(duì)FPGA 輸出的秒脈沖在10000 秒相位差進(jìn)行計(jì)算，得出頻率源的誤差值（精度為10-15），將補(bǔ)償值通過(guò)串口發(fā)送給CSAC 模塊進(jìn)行補(bǔ)償；④測(cè)量本地秒與外部輸入秒的相位差，對(duì)本地輸出秒相位進(jìn)行調(diào)整，使輸出秒信號(hào)同步于外部輸入秒信號(hào)；⑤接收外部GPS 時(shí)間報(bào)文，設(shè)置本地時(shí)間信號(hào)的運(yùn)行時(shí)間，使本地輸出時(shí)碼信息同步于外部輸入的時(shí)間報(bào)文。將同步后的時(shí)碼報(bào)文通過(guò)串口及并口發(fā)送出去，串口通訊波特率為9600，并口與T6963C 液晶模塊通訊，實(shí)現(xiàn)標(biāo)準(zhǔn)時(shí)間的顯示；⑥預(yù)留手動(dòng)配置時(shí)間數(shù)據(jù)、按鍵同步外部輸入的時(shí)間報(bào)文等其它附加功能。

為確保時(shí)頻模塊的守時(shí)精度這一關(guān)鍵技術(shù)指標(biāo)，需要對(duì)選定的頻率源CSAC 做頻率校準(zhǔn)處理。用FPGA 作為直接的調(diào)頻元件和主要的邏輯控制單元，結(jié)合ARM處理器的運(yùn)算數(shù)據(jù)，實(shí)現(xiàn)頻率調(diào)相處理，保證頻率源的輸出頻率準(zhǔn)確度處于最佳。采用的技術(shù)途徑如下： ①將頻率源輸出的10MHz 頻率信號(hào)，通過(guò)FPGA 內(nèi)部的鎖相環(huán)（PLL） 倍頻至100MHz，作為頻率校準(zhǔn)的基準(zhǔn)時(shí)鐘使用；②外部輸入?yún)⒖济朊}沖和本地秒脈沖的頻率源不同，存在著一定的頻差，通過(guò)測(cè)量在一定時(shí)間t(10000S) 內(nèi)兩路秒信號(hào)相位差的變化，算出被測(cè)頻率與標(biāo)準(zhǔn)參考頻率的頻差值；③ARM 處理器結(jié)合頻率源的準(zhǔn)確度曲線，對(duì)FPGA 計(jì)算得到的頻差值數(shù)據(jù)進(jìn)行濾波計(jì)算，舍去由于異常干擾而產(chǎn)生的大調(diào)頻數(shù)據(jù)，防止由于異常情況而引起的頻率大跳變。這里采樣連續(xù)3 秒內(nèi)輸入輸出秒脈沖相位的差值，比對(duì)3 差值的大小，取大小相同的2 次差值為10000S 后的相位差值。如三次差值均不相同則重新取值；④ARM 處理器通過(guò)串口發(fā)送調(diào)頻命令，對(duì)頻率源進(jìn)行調(diào)頻操作，實(shí)現(xiàn)輸出滿足指標(biāo)要求的10MHz 頻率信號(hào)。其中，通過(guò)測(cè)量相差來(lái)計(jì)算頻差的過(guò)程如下： 測(cè)量相差的采樣時(shí)鐘用100MHz 系統(tǒng)時(shí)鐘信號(hào)，以兩路秒脈沖的上升沿 （這里記上升沿分別為h1、h2，h1為輸入，h2為輸出） 作為觸發(fā)門限，測(cè)得一個(gè)頻率計(jì)數(shù)值x，進(jìn)行如下計(jì)算：

2.2 ARM 控制軟件和FPGA 控制軟件

ARM 控制軟件采用C 語(yǔ)言編寫，主要用于完成GPS 時(shí)間解碼、串口時(shí)碼通訊、T6963C 并口顯示處理、頻率校準(zhǔn)計(jì)算及輔助控制等功能；FPGA 控制軟件采用框圖和Verilog 混合編寫，主要用于完成分頻處理、倍頻處理、脈沖同步控制、相位差值采樣等功能。圖4 所示為ARM 軟件控制流程圖；圖5 所示為FPGA 軟件控制構(gòu)架圖。

圖4 ARM 軟件流程圖

圖5 FPGA 軟件流程圖

3 結(jié)論

低功耗小型化時(shí)頻模塊實(shí)現(xiàn)了頻率源與時(shí)間電路的集成化設(shè)計(jì)，用一塊單板實(shí)現(xiàn)時(shí)頻設(shè)備核心功能；功耗降低為現(xiàn)役時(shí)頻設(shè)備的1/5 以下 （實(shí)測(cè)單板工作功率小于2W），體積僅為現(xiàn)有銣鐘體積的1/10，工作時(shí)發(fā)熱量可忽略（銣鐘工作時(shí)發(fā)熱量較大）；選用新型芯片原子鐘作為頻率源，通過(guò)測(cè)量秒脈沖相位差實(shí)現(xiàn)頻率調(diào)整，達(dá)到優(yōu)于5ms/100d 的守時(shí)精度。

[1] 曹遠(yuǎn)洪，何慶，楊林.芯片原子鐘_CPT 鐘研究進(jìn)展[J].電訊技術(shù)，2010，1.

[2] 關(guān)曉旭，吳昊.新型船用時(shí)統(tǒng)可靠性設(shè)計(jì)[J].無(wú)線互聯(lián)科技，2014.